Implementace laditelného číslicového filtru do obvodu FPGA

Simple item page
but.committeeprof. Ing. Radimír Vrba, CSc. (předseda) doc. Ing. Pavel Šteffan, Ph.D. (místopředseda) prof. Ing. Jaromír Hubálek, Ph.D. (člen) Ing. Michal Pavlík, Ph.D. (člen) doc. Ing. Petr Křivík, Ph.D. (člen) doc. Ing. Ivan Szendiuch, CSc. (člen)cs
but.defenceStudent seznámil státní zkušební komisi s řešením své bakalářské práce. Zodpověděl otázky a připomínky oponenta. Dále odpověděl otázky komise: Co je to vzorec kmit/vzorec, jakou má jednotku? Co je myšleno "Saturace na šířku akumulátoru."cs
but.jazykčeština (Czech)
but.programMikroelektronika a technologiecs
but.resultpráce byla úspěšně obhájenacs
dc.contributor.advisorDvořák, Vojtěchcs
dc.contributor.authorŠtěpán, Matějcs
dc.contributor.refereePristach, Mariáncs
dc.date.accessioned2023-06-15T06:59:19Z
dc.date.available2023-06-15T06:59:19Z
dc.date.created2023cs
dc.description.abstractPráce se zabývá problematikou návrhu číslicových IIR filtrů. V práci jsou představeny základní struktury IIR filtrů včetně kaskádové struktury SOS. V teoretické části je posouzena vhodnost koeficientů přenosové funkce, získaných pomocí nástroje Filter Designer, pro laditelný IIR filtr implementovaný do obvodu FPGA. V praktické části je popsán navržený laditelný IIR filtr v jazyce VHDL.cs
dc.description.abstractProposed bachelor thesis is focused on the design of an IIR filter. This work presents common structures of IIR filters including cascaded SOS structure. The outcome of this work is a summary of theory, assessment of the transfer function coefficients generated by the Filter Designer tool for a tunable IIR filter implemented on an FPGA and finally an implementation of a filter described in VDHL.en
dc.description.markAcs
dc.identifier.citationŠTĚPÁN, M. Implementace laditelného číslicového filtru do obvodu FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2023.cs
dc.identifier.other152269cs
dc.identifier.urihttp://hdl.handle.net/11012/210443
dc.language.isocscs
dc.publisherVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectIIRcs
dc.subjectčíslicový filtrcs
dc.subjectFPGAcs
dc.subjectSOScs
dc.subjectladitelnýcs
dc.subjectFilter Designercs
dc.subjectMATLABcs
dc.subjectDSPcs
dc.subjectRAMcs
dc.subjectVHDLcs
dc.subjectIIRen
dc.subjectdigital filteren
dc.subjectFPGAen
dc.subjectSOSen
dc.subjecttunableen
dc.subjectFilter Designeren
dc.subjectMATLABen
dc.subjectDSPen
dc.subjectRAMen
dc.subjectVHDLen
dc.titleImplementace laditelného číslicového filtru do obvodu FPGAcs
dc.title.alternativeImplementation of tunable digital filter into FPGAen
dc.typeTextcs
dc.type.driverbachelorThesisen
dc.type.evskpbakalářská prácecs
dcterms.dateAccepted2023-06-14cs
dcterms.modified2023-06-14-14:01:45cs
eprints.affiliatedInstitution.facultyFakulta elektrotechniky a komunikačních technologiícs
sync.item.dbid152269en
sync.item.dbtypeZPen
sync.item.insts2023.06.15 08:59:19en
sync.item.modts2023.06.15 08:12:36en
thesis.disciplinebez specializacecs
thesis.grantorVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav mikroelektronikycs
thesis.levelBakalářskýcs
thesis.nameBc.cs
Files
Original bundle
Now showing 1 - 3 of 3
Thumbnail Image
Name:
final-thesis.pdf
Size:
5.7 MB
Format:
Adobe Portable Document Format
Description:
final-thesis.pdf
Download
Thumbnail Image
Name:
appendix-1.zip
Size:
250.1 KB
Format:
zip
Description:
appendix-1.zip
Download
Thumbnail Image
Name:
review_152269.html
Size:
6.21 KB
Format:
Hypertext Markup Language
Description:
review_152269.html
Download
Collections
2023