Návrh verifikačního prostředí v jazyce SystemC

Abstract

Tato bakalářská práce se zabývá popisem a tvorbou verifikačního prostředí pro aritmeticko-logickou jednotku v jazyce SystemC s využitím metodiky UVM (Universal Verification Methodology) a porovnáním UVM SystemC s nejpoužívanější implementací UVM v jazyce SystemVerilog. Teoretická část práce popisuje standardní UVM testbench a koncepty funkční verifikace. Další část práce se zabývá implementací popsaného prostředí v UVM SystemC a ověřením funkčnosti tohoto prostředí. V následující části je porovnání UVM SystemC s UVM SystemVerilog a popis podobností a rozdílů těchto prostředí. Na závěr je toto porovnání zhodnoceno.

This bachelor thesis describes the design and implementation of a verification environment for an arithmetic-logic unit in SystemC using UVM (Universal Verification Methodology) and compares UVM SystemC to the most used implementation of UVM in SystemVerilog. The theoretical part of the thesis describes a common UVM testbench and concepts of functional verification. The next part focuses on the implementation of the described environment using UVM SystemC and the verification of this environment. The following part is a comparison of UVM SystemC with UVM SystemVerilog and explains what they have in common and what they do differently. The results of the comparison are discussed and evaluated in the conclusion of this thesis.