but.committee	doc. Ing. Vladimír Janoušek, Ph.D. (předseda) doc. Ing. Zdeněk Kotásek, CSc. (místopředseda) doc. Ing. Lukáš Burget, Ph.D. (člen) Ing. Bohuslav Křena, Ph.D. (člen) doc. Ing. Petr Matoušek, Ph.D., M.A. (člen)	cs
but.defence	Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm výborně (A). Otázky u obhajoby: Co je potřeba upravit, aby bylo možné při analýze výsledného VAM modelu zjistit původ dané konstrukce (tj. programovou lokaci ve zdrojovém VHDL souboru)? Které konstrukce jazyka VHDL a Verilog nejsou vaším nástrojem podporovány?	cs
but.jazyk	čeština (Czech)
but.program	Informační technologie	cs
but.result	práce byla úspěšně obhájena	cs
dc.contributor.advisor	Charvát, Lukáš	cs
dc.contributor.author	Matyáš, Jiří	cs
dc.contributor.referee	Smrčka, Aleš	cs
dc.date.created	2015	cs
dc.description.abstract	Cílem této bakalářské práce je navrhnout a implementovat překladač, který umožňuje převod popisu hardware z jazyka VHDL do grafové reprezentace v jazyce VAM (Variable Assignment Language). Program je určen pro potřeby formální verifikace výzkumné skupiny VeriFIT Fakulty informačních technologií VUT Brno. Důvodem vypracování této práce je poskytnutí možnosti formálně verifikovat návrh hardware s využitím vysokoúrovňových návrhových jazyků, jakým je například jazyk VHDL.	cs
dc.description.abstract	The principal goal of this bachelor thesis is to design and implement a parser of VHDL language into graph representation in VAM (Variable Assignment Language). The application is developed for formal verification purposes of VeriFIT research group of the Faculty of Information Technology, Brno University of Technology. The development of the compiler described in this thesis should provide the opportunity to use formal verification techniques to verify hardware designs described in high level design languages, such as VHDL.	en
dc.description.mark	A	cs
dc.identifier.citation	MATYÁŠ, J. Překladač jazyka VHDL pro potřeby formální verifikace [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2015.	cs
dc.identifier.other	88590	cs
dc.identifier.uri	http://hdl.handle.net/11012/52489
dc.language.iso	cs	cs
dc.publisher	Vysoké učení technické v Brně. Fakulta informačních technologií	cs
dc.rights	Standardní licenční smlouva - přístup k plnému textu bez omezení	cs
dc.subject	VHDL překladač	cs
dc.subject	Variable Assignment Model	cs
dc.subject	formální verifikace	cs
dc.subject	Icarus Verilog	cs
dc.subject	data-flow graf	cs
dc.subject	VVP mezikód	cs
dc.subject	VHDL parser	en
dc.subject	Variable Assignment Model	en
dc.subject	formal verification	en
dc.subject	Icarus Verilog	en
dc.subject	data-flow graph	en
dc.subject	VVP	en
dc.title	Překladač jazyka VHDL pro potřeby formální verifikace	cs
dc.title.alternative	A VHDL Parser for Formal Verification	en
dc.type	Text	cs
dc.type.driver	bachelorThesis	en
dc.type.evskp	bakalářská práce	cs
dcterms.dateAccepted	2015-06-15	cs
dcterms.modified	2020-05-10-16:11:58	cs
eprints.affiliatedInstitution.faculty	Fakulta informačních technologií	cs
sync.item.dbid	88590	en
sync.item.dbtype	ZP	en
sync.item.insts	2025.03.18 18:51:20	en
sync.item.modts	2025.01.17 11:58:42	en
thesis.discipline	Informační technologie	cs
thesis.grantor	Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav inteligentních systémů	cs
thesis.level	Bakalářský	cs
thesis.name	Bc.	cs

Překladač jazyka VHDL pro potřeby formální verifikace

Files

Original bundle

Collections