Překladač jazyka VHDL pro potřeby formální verifikace

Cílem této bakalářské práce je navrhnout a implementovat překladač, který umožňuje převod popisu hardware z jazyka VHDL do grafové reprezentace v jazyce VAM (Variable Assignment Language). Program je určen pro potřeby formální verifikace výzkumné skupiny VeriFIT Fakulty informačních technologií VUT Brno. Důvodem vypracování této práce je poskytnutí možnosti formálně verifikovat návrh hardware s využitím vysokoúrovňových návrhových jazyků, jakým je například jazyk VHDL.
The principal goal of this bachelor thesis is to design and implement a parser of VHDL language into graph representation in VAM (Variable Assignment Language). The application is developed for formal verification purposes of VeriFIT research group of the Faculty of Information Technology, Brno University of Technology. The development of the compiler described in this thesis should provide the opportunity to use formal verification techniques to verify hardware designs described in high level design languages, such as VHDL.

Keywords

VHDL překladač, Variable Assignment Model, formální verifikace, Icarus Verilog, data-flow graf, VVP mezikód, VHDL parser, Variable Assignment Model, formal verification, Icarus Verilog, data-flow graph, VVP

Citation

MATYÁŠ, J. Překladač jazyka VHDL pro potřeby formální verifikace [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2015.

Language of document

cs

Study field

Informační technologie

Comittee

doc. Ing. Vladimír Janoušek, Ph.D. (předseda) doc. Ing. Zdeněk Kotásek, CSc. (místopředseda) doc. Ing. Lukáš Burget, Ph.D. (člen) Ing. Bohuslav Křena, Ph.D. (člen) doc. Ing. Petr Matoušek, Ph.D., M.A. (člen)

Date of acceptance

2015-06-15

Defence

Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm výborně (A). Otázky u obhajoby: Co je potřeba upravit, aby bylo možné při analýze výsledného VAM modelu zjistit původ dané konstrukce (tj. programovou lokaci ve zdrojovém VHDL souboru)? Které konstrukce jazyka VHDL a Verilog nejsou vaším nástrojem podporovány?

Result of defence

práce byla úspěšně obhájena

Document licence

Standardní licenční smlouva - přístup k plnému textu bez omezení