Unifikované verifikační prostředí digitální části integrovaných obvodů se smíšenými signály pro automobilový průmysl

Simple item page
but.committeedoc. Ing. Jiří Háze, Ph.D. (předseda) prof. Ing. Miroslav Husák, CSc. (místopředseda) prof. Ing. Jaromír Hubálek, Ph.D. (člen) RNDr. Ladislav Mareček, CSc. (člen) Ing. Michal Pavlík, Ph.D. (člen)cs
but.defenceStudent seznámil zkušební komisi s cíli a řešením své záverečné práce. Jsou zde popsané současné řešení a další část práce je věnovaná emulaci. Průbeh obhajoby byl plynulý, problematika byla odprezentována jasně. Na konci prezentaci byli zodpovezeny dotazi předložené oponentem. Byla uvedena pouze přípomínka ke zvýšní grafického obsahu v prezentaci.cs
but.jazykslovenština (Slovak)
but.programMikroelektronikacs
but.resultpráce byla úspěšně obhájenacs
dc.contributor.advisorProkop, Romansk
dc.contributor.authorPetráš, Samuelsk
dc.contributor.refereeDvořák, Vojtěchsk
dc.date.created2022cs
dc.description.abstractTáto diplomová práca sa zaoberá problematikou unifikovaného verifikačného prostredia pre verifikáciu malých návrhov digitálnej časti integrovaných obvodov so zmiešanými signálmi. Pod pojmom unifikované verifikačné prostredie sa myslí prostredie vhodné pre simuláciu a emuláciu zároveň. V prvej kapitole sú popísané súčasné metódy verifikácie takýchto návrhov. Druhá kapitola sa venuje požiadavkám, ktoré na verifikačné prostredie implementované podľa metodológie Universal Verification Methodology (UVM) kladie emulácia a priloženej implementácii takéhoto prostredia. Tretia kapitola obsahuje praktické poznatky nadobudnuté pri implementácii unifikovaného verifikačného prostredia, problémy a ich riešenia a taktiež niekoľko porovnaní medzi simuláciou a emuláciou.sk
dc.description.abstractThis thesis is concerned with unified verification environment for the verification of small designs of the digital part of integrated circuits with mixed signals. By unified verification environment is meant an environment suitable for both simulation and emulation. The first chapter describes the current verification methods of such designs. The second chapter presents the requirements that emulation places on the verification environment implemented according to the Universal Verification Methodology (UVM) and the attached implementation of proposed environment. The third chapter contains practical knowledge gained during the implementation of the unified verification environment, problems and their solutions, as well as several comparisons between simulation and emulation.en
dc.description.markAcs
dc.identifier.citationPETRÁŠ, S. Unifikované verifikační prostředí digitální části integrovaných obvodů se smíšenými signály pro automobilový průmysl [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2022.cs
dc.identifier.other142452cs
dc.identifier.urihttp://hdl.handle.net/11012/204851
dc.language.isoskcs
dc.publisherVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectverifikáciask
dc.subjectdigitálny integrovaný obvodsk
dc.subjecthardvérová akceleráciask
dc.subjectSiemens Velocesk
dc.subjectemuláciask
dc.subjectUVMsk
dc.subjectunifikované verifikačné prostrediesk
dc.subjectverificationen
dc.subjectdigital integrated circuiten
dc.subjecthardware accelerationen
dc.subjectSiemens Veloceen
dc.subjectemulationen
dc.subjectUVMen
dc.subjectunified verification environmenten
dc.titleUnifikované verifikační prostředí digitální části integrovaných obvodů se smíšenými signály pro automobilový průmyslsk
dc.title.alternativeUnified verification environment for digital part of automotive mixed-signal integrated circuitsen
dc.typeTextcs
dc.type.drivermasterThesisen
dc.type.evskpdiplomová prácecs
dcterms.dateAccepted2022-06-07cs
dcterms.modified2022-06-10-08:58:54cs
eprints.affiliatedInstitution.facultyFakulta elektrotechniky a komunikačních technologiícs
sync.item.dbid142452en
sync.item.dbtypeZPen
sync.item.insts2025.03.26 14:30:46en
sync.item.modts2025.01.15 16:34:25en
thesis.disciplinebez specializacecs
thesis.grantorVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav mikroelektronikycs
thesis.levelInženýrskýcs
thesis.nameIng.cs
Files
Original bundle
Now showing 1 - 3 of 3
Thumbnail Image
Name:
final-thesis.pdf
Size:
3.82 MB
Format:
Adobe Portable Document Format
Description:
final-thesis.pdf
Download
Thumbnail Image
Name:
appendix-1.zip
Size:
513.38 KB
Format:
zip
Description:
appendix-1.zip
Download
Thumbnail Image
Name:
review_142452.html
Size:
7.09 KB
Format:
Hypertext Markup Language
Description:
file review_142452.html
Download
Collections
2022