Hardwarová akcelerace analýzy a extrakce položek z hlaviček paketů

Abstract

Tato práce se zabývá analýzou paketů a jejich zpracováním ve vysokorychlostních sítích za použití FPGA. Byl navržen model analýzy protokolů a vhodná hardwarové architektura. Popis protokolů je možno vytvořit pomocí XML, který je automatizovaně převeden do popisu ve VHDL. Díky tomu, že se zpracovává současně více bajtů, případně hlaviček protokolů, v jednom hodinovém cyklu, je navržená jednotka schopna zpracovávat pakety na rychlostech 10 Gb/s.This work deals with packet analysis and processing for high speed networks using FPGA. Model of the analysis and hardware architecture have been proposed. Protocols can be specified in XML. Automated tool is able to convert this specification to VHDL. As mul- tiple bytes and protocol headers are processed within one clock cycle simultaneously, the proposed unit is able to handle packet processing on 10 Gbps speed and higher.