but.committee	doc. Ing. Petr Fiedler, Ph.D. (předseda) RNDr. Ladislav Mareček, CSc. (místopředseda) doc. Ing. Roman Šotner, Ph.D. (člen) Ing. Michal Řezníček, Ph.D. (člen) Ing. Ladislav Chladil, Ph.D. (člen)	cs
but.defence	Student seznámil komisi s řešením své bakalářské práce a odpověděl na otázky komise. 1) You worked on Altera/Intel’s Quartus Prime Standard Edition with a subscription licence and described an implementation procedure of 10GbE PHY in Stratix V GX. How would the implementation procedure differ, if we used: a. An FPGA without the related hard IP core and the same Quartus Prime edition? b. The same FPGA and Altera/Intel’s Quartus Prime Lite Edition (no licence required)? Shall we need any IP-core-related licence(s) or there is no possibility to implement the 10GbE PHY with the Lite Edition? 2) What is the difference between the XGMII and RGMII – both usable for network communication with Altera/Intel’s FPGAs? Which is easier to use for application engineers? Student odpověděl na otázky oponenta.	cs
but.jazyk	angličtina (English)
but.program	Elektrotechnika, elektronika, komunikační a řídicí technika	cs
but.result	práce byla úspěšně obhájena	cs
dc.contributor.advisor	Fujcik, Lukáš	en
dc.contributor.author	Macko, Peter	en
dc.contributor.referee	Šťáva, Martin	en
dc.date.created	2017	cs
dc.description.abstract	Tato práce je zaměřena na implementaci komunikačního protokolu IEEE 802.3 10GBASE-R do vývojového zařízení s FPGA Altera Stratix V a demonstraci jeho funkčnosti pomocí RTL funkční simulace použitím VHDL jazyka, spouštěnou v Mentor ModelSIM. Text práce je rozdělený na dvě části: • První část se věnuje shrnutí potřebné teorie pro implementaci protokolu - ISO/OSI model a protokol IEEE 802.3 Ethernet vycházející z tohoto modelu, konkrétně standard 10GBASE-R. Také popisuje softvérové a hardvérové prostředky použité na realizaci projektu. • Druhá část využívá tuto teorii pro vytvoření 10GBASE-R PHY RTL návrhu a verifikačního prostředí použitím HDL jazyků (VHDL a Verilog) a IP jádra firmy Altera.	en
dc.description.abstract	The thesis is focused on implementation of the IEEE 802.3 10GBASE-R communication protocol into development kit Terasic DE5-NET with FPGA Altera Stratix V and on demonstration of its functionality via RTL Functional simulation using VHDL Testbench run in Mentor ModelSIM. The text is divided into two sections: • The first section summarizes the theoretical background of the protocol's implementation - the ISO/OSI model and the IEEE 802.3 Ethernet protocol based on this model, specifically its clause 10GBASE-R. It also describes the hardware and software resources used for realisation of the project. • The second section utilises this theory for creation of a 10GBASE-R PHY RTL design and verification suite using HDL languages (VHDL and Verilog) and Altera IP cores.	cs
dc.description.mark	A	cs
dc.identifier.citation	MACKO, P. Implementace 10 GbE technologie použitím zařízení s FPGA modulem [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2017.	cs
dc.identifier.other	103612	cs
dc.identifier.uri	http://hdl.handle.net/11012/68091
dc.language.iso	en	cs
dc.publisher	Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií	cs
dc.rights	Standardní licenční smlouva - přístup k plnému textu bez omezení	cs
dc.subject	10GBASE-R PHY	en
dc.subject	10Gb Ethernet	en
dc.subject	FPGA	en
dc.subject	IEEE 802.3	en
dc.subject	Altera Stratix V	en
dc.subject	SDR XGMII	en
dc.subject	DE5-NET Development Kit	en
dc.subject	Intel Altera IP	en
dc.subject	Mentor ModelSIM	en
dc.subject	10GBASE-R PHY	cs
dc.subject	10Gb Ethernet	cs
dc.subject	FPGA	cs
dc.subject	IEEE 802.3	cs
dc.subject	Altera Stratix V	cs
dc.subject	SDR XGMII	cs
dc.subject	DE5-NET Development Kit	cs
dc.subject	Intel Altera IP	cs
dc.subject	Mentor ModelSIM	cs
dc.title	Implementace 10 GbE technologie použitím zařízení s FPGA modulem	en
dc.title.alternative	IMPLEMENTATION OF 10GbE TECHNOLOGY USING DEVICE WITH FPGA MODULE	cs
dc.type	Text	cs
dc.type.driver	bachelorThesis	en
dc.type.evskp	bakalářská práce	cs
dcterms.dateAccepted	2017-06-19	cs
dcterms.modified	2017-06-21-07:39:04	cs
eprints.affiliatedInstitution.faculty	Fakulta elektrotechniky a komunikačních technologií	cs
sync.item.dbid	103612	en
sync.item.dbtype	ZP	en
sync.item.insts	2025.03.16 23:49:52	en
sync.item.modts	2025.01.15 17:52:07	en
thesis.discipline	Mikroelektronika a technologie	cs
thesis.grantor	Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav mikroelektroniky	cs
thesis.level	Bakalářský	cs
thesis.name	Bc.	cs

Implementace 10 GbE technologie použitím zařízení s FPGA modulem

Files

Original bundle

Collections