FPGA akcelerace AES-GCM pro IPsec šifrování

Abstract

Tato práce se zabývá návrhem a implementací šifrovacího algoritmu AES-GCM určeného pro vysokorychlostní komunikaci v rámci protokolu IPSec. Návrh vychází z principů úplné paralelizace GCM, přičemž cílem je dosáhnout teoretické propustnosti alespoň 100 Gbps. Implementace byla realizována v jazyce VHDL a testována ve vývojovém prostředí Vivado na platformě FPGA. Výstupem práce je funkční modul AES-GCM, který lze integrovat do síťových karet pro akceleraci šifrování a dešifrování paketů.

This thesis focuses on the design and implementation of the AES-GCM encryption algorithm intended for high-speed communication within the IPSec protocol. The design is based on the principles of full GCM parallelization, aiming to achieve a theoretical throughput of at least 100 Gbps. The implementation was carried out in VHDL and tested in the Vivado development environment on an FPGA platform. The outcome of the work is a functional AES-GCM module that can be integrated into network interface cards to accelerate packet encryption and decryption.