Simulace šifrovacích algoritmů pomocí FPGA

Abstract

Bakalárska práca sa zaoberá so šifrovacím štandardom AES a následným návrhom šifrovacej a dešifrovacej komponenty vybratých operačných módoch v jazyku VHDL. V teoretickej časti práce je podrobnejšie rozoberatý fungovanie šifry a jednotlivých operačných módov. Teoretická časť ešte zahrňuje doseba stručný popis programovacieho jazyku VHDL, FPGA kariet a frameworku NetCOPE. Výstupom praktickej časti je stvorení návrh vo vývojovom prostredí Vivado od firmy Xilinx. Naprogramované sú šifrovacie a dešifrovacie komponenty pre operačné módy ECB, CBC, CTR, CFB. Výsledné simulácie a syntézne výsledky sú shrnuté v tabuľkách.Bachelor thesis is dealing with a cipher standard AES and with a design of encryption and decryption components for AES in special modes of operation. Programming language is VHDL. In theoretical part of thesis is a further descriptions of AES and behaviour of block cipher operation modes. Furthermore the brief description of VHDL, FPGA and NetCOPE framework is a piece of theoretical part as well. The practical part contains designs which are made in developing environment Vivado from Xilinx. Programmed modes of operation are ECB, CBC, CTR and CFB. Simulation outputs and synthesis results are summerized in tables.