Vliv jazyků vysoké úrovně na výsledný fyzický návrh číslicových obvodů do FPGA
| but.committee | doc. Ing. Jiří Háze, Ph.D. (předseda) prof. Ing. Jan Leuchter, Ph.D. (místopředseda) prof. Ing. Dalibor Biolek, CSc. (člen) Ing. Marek Bohrn, Ph.D. (člen) Ing. Michal Řezníček, Ph.D. (člen) | cs |
| but.defence | Student seznámil státní zkušební komisi s cíli a řešením závěrečné práce a zodpověděl otázky a připomínky oponenta. | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Elektrotechnika, elektronika, komunikační a řídicí technika | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Šťáva, Martin | cs |
| dc.contributor.author | Sikora, Martin | cs |
| dc.contributor.referee | Dvořák, Vojtěch | cs |
| dc.date.accessioned | 2018-10-21T17:40:43Z | |
| dc.date.available | 2018-10-21T17:40:43Z | |
| dc.date.created | 2018 | cs |
| dc.description.abstract | Popularita vysokoúrovňové syntézy (HLS) se postupně zvyšuje a nástrojů pro ni stále přibývá. Otázkou je, jaký dopad mají tyto nástroje na konečný návrh číslicového obvodu a jestli se v konečném důsledku návrh v jazyce vyšší úrovně oplatí. V této práci je uveden přehled těchto nástrojů a vybrané nástroje jsou porovnávány na základě stanovených kritérií. | cs |
| dc.description.abstract | Popularity of high-level synthesis is gradually increasing and the number of tools for it is still growing. The question is, what impact do these tools have on the final digital design and whether design in high-level language will eventually pay off. This thesis presents an overview of these tools and choosen tool are then tested and compared based on the given criteria. | en |
| dc.description.mark | D | cs |
| dc.identifier.citation | SIKORA, M. Vliv jazyků vysoké úrovně na výsledný fyzický návrh číslicových obvodů do FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2018. | cs |
| dc.identifier.other | 111770 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/82010 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | HLS | cs |
| dc.subject | RTL | cs |
| dc.subject | FPGA | cs |
| dc.subject | VHDL | cs |
| dc.subject | vysokoúrovňová syntéza | cs |
| dc.subject | MachSuite | cs |
| dc.subject | HLS | en |
| dc.subject | RTL | en |
| dc.subject | FPGA | en |
| dc.subject | VHDL | en |
| dc.subject | High-level synthesis | en |
| dc.subject | MachSuite | en |
| dc.title | Vliv jazyků vysoké úrovně na výsledný fyzický návrh číslicových obvodů do FPGA | cs |
| dc.title.alternative | The Impact of High-level-synthesis Languages on the FPGA Physical Designs of Digital Circuits | en |
| dc.type | Text | cs |
| dc.type.driver | bachelorThesis | en |
| dc.type.evskp | bakalářská práce | cs |
| dcterms.dateAccepted | 2018-06-13 | cs |
| dcterms.modified | 2018-06-14-07:58:57 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta elektrotechniky a komunikačních technologií | cs |
| sync.item.dbid | 111770 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2021.11.08 13:56:54 | en |
| sync.item.modts | 2021.11.08 13:02:19 | en |
| thesis.discipline | Mikroelektronika a technologie | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav mikroelektroniky | cs |
| thesis.level | Bakalářský | cs |
| thesis.name | Bc. | cs |