but.committee	doc. Dr. Ing. Otto Fučík (předseda) doc. Ing. Zdeněk Vašíček, Ph.D. (místopředseda) doc. RNDr. Milan Češka, Ph.D. (člen) doc. Ing. Jiří Jaroš, Ph.D. (člen) Doc. Ing. Peter Lacko, Ph.D. (člen) doc. Ing. Tomáš Martínek, Ph.D. (člen)	cs
but.defence	Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm " A ". Otázky u obhajoby: Jaké HW vybavení bylo použito pro dosažení výsledků verifikace, kdy se potřebný čas pohybuje hluboko pod jednou sekundou (např. v tabulce 7.3 kolem 8 milionů nanosekund)? Z jakého důvodu nejsou časy verifikace uvedeny též pro modul časovače? Kterých jiných jednotek (kromě počtu transakcí uvedených např. v tab. 7.1 a 7.2) by bylo možné použít pro zhodnocení výpočetní náročnosti nezávisle na použitém vybavení?	cs
but.jazyk	čeština (Czech)
but.program	Informační technologie	cs
but.result	práce byla úspěšně obhájena	cs
dc.contributor.advisor	Zachariášová, Marcela	cs
dc.contributor.author	Bardonek, Petr	cs
dc.contributor.referee	Bidlo, Michal	cs
dc.date.created	2018	cs
dc.description.abstract	Práce se zabývá návrhem a implementací verifikačních scénářů portovatelných stimulů pro vybrané moduly procesoru Berkelium implementujícím architekturu RISC-V od společnosti Codasip. Cílem této práce je s využitím nového standardu pro Portable Stimulus připravovaného organizací Accellera navrhnout a implementovat scénáře portovatelných stimulů za použití nástroje Questa InFact od společnosti Mentor. Takto navržené scénáře portovatelných stimulů se připojí k již existujícím verifikačním prostředím vytvořených podle metodiky UVM a následně se pomocí nich provede verifikace modulů procesoru Berkelium implementujícím architekturu RISC-V. Poslední částí práce je vyhodnocení úrovně portovatelnosti implementovaných scénářů do jednotlivých úrovní procesoru Berkelium implementujícím architekturu RISC-V (IP bloky, subsystémy, systémy jako celek), kdy je snahou využít navržené scénáře napříč všemi verifikovanými úrovněmi.	cs
dc.description.abstract	The thesis is focused on the design and implementation of the portable stimulus verification scenarios for selected Berkelium processor modules based on RISC-V architecture from Codasip. The aim of this work is to use new standard for Portable Stimulus developed by Accellera organization to design and implement portable stimulus scenarios using the Questa InFact tool from Mentor. The proposed portable stimulus scenarios are then linked to the already existing verification environments of the UVM methodology and then they are used for verification of the Berkelium processor modules based on RISC-V architecture. The last part of the thesis is the evaluation of portability of the implemented scenarios to the individual levels of the Berkelium processor based on RISC-V architecture (IP blocks, subsystems, system level), in which it tries to use the proposed scenarios across all verificated levels.	en
dc.description.mark	A	cs
dc.identifier.citation	BARDONEK, P. Specifikace scénářů portovatelných stimulů pro moduly procesoru RISC-V [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2018.	cs
dc.identifier.other	114773	cs
dc.identifier.uri	http://hdl.handle.net/11012/84897
dc.language.iso	cs	cs
dc.publisher	Vysoké učení technické v Brně. Fakulta informačních technologií	cs
dc.rights	Standardní licenční smlouva - přístup k plnému textu bez omezení	cs
dc.subject	funkční verifikace	cs
dc.subject	RISC-V	cs
dc.subject	Portovatelné stimuly	cs
dc.subject	procesory Berkelium	cs
dc.subject	Questa InFact	cs
dc.subject	functional verification	en
dc.subject	RISC-V	en
dc.subject	Portable Stimulus	en
dc.subject	Berkelium processors	en
dc.subject	Questa InFact	en
dc.title	Specifikace scénářů portovatelných stimulů pro moduly procesoru RISC-V	cs
dc.title.alternative	Portable Stimulus Scenarios Specification for RISC-V Processor Modules	en
dc.type	Text	cs
dc.type.driver	masterThesis	en
dc.type.evskp	diplomová práce	cs
dcterms.dateAccepted	2018-06-18	cs
dcterms.modified	2020-05-10-16:13:21	cs
eprints.affiliatedInstitution.faculty	Fakulta informačních technologií	cs
sync.item.dbid	114773	en
sync.item.dbtype	ZP	en
sync.item.insts	2025.03.26 15:26:39	en
sync.item.modts	2025.01.15 17:45:12	en
thesis.discipline	Počítačové a vestavěné systémy	cs
thesis.grantor	Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů	cs
thesis.level	Inženýrský	cs
thesis.name	Ing.	cs

Specifikace scénářů portovatelných stimulů pro moduly procesoru RISC-V

Files

Original bundle

Collections