Výukový simulátor počítačového systému
Loading...
Date
Authors
ORCID
Advisor
Referee
Mark
A
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract
Tato bakalářská práce se dělí na několik částí. První obsahuje seznámení s jednotlivými komponentami procesoru a několika jeho periferiemi. Další částí práce je rešerše reálných, výukových a demonstračních prostředků použitelných ve výuce. Z výsledků této rešerše byly vytvořeny požadavky na výukový systém. Podle požadavků byl proveden návrh architektury výukového procesoru pro výuku nejen na UAMT VUT. V práci je také popsán postup, který vedl k vytvoření fungujícího simulátoru navrženého procesoru. Poslední částí práce je návrh několika výukových úloh, které demonstrují principy fungování obecného počítačového systému a problematiku programování ve strojovém kódu a jazyku assembler.
This bachelor thesis is divided into several parts. The first part consists of an introduction to individual parts of a processor and some of its peripheries. Next part of thesis is a research of existing educational and demonstrative tools usable in education. Results of the research were compiled into requirements for educational system. Using those requirements, and design of an architecture for educational processor for education, not only on FEEC BUT was created. As a next step, there is described a procedure, that led to a creation of a working simulator of the designed processor. Last part of this thesis is a design of several educational exercises, that demonstrates principles of computers and programming in a machine code and an assembly language.
This bachelor thesis is divided into several parts. The first part consists of an introduction to individual parts of a processor and some of its peripheries. Next part of thesis is a research of existing educational and demonstrative tools usable in education. Results of the research were compiled into requirements for educational system. Using those requirements, and design of an architecture for educational processor for education, not only on FEEC BUT was created. As a next step, there is described a procedure, that led to a creation of a working simulator of the designed processor. Last part of this thesis is a design of several educational exercises, that demonstrates principles of computers and programming in a machine code and an assembly language.
Description
Citation
FRIML, D. Výukový simulátor počítačového systému [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2018.
Document type
Document version
Date of access to the full text
Language of document
cs
Study field
Automatizační a měřicí technika
Comittee
plk. gšt. prof. Dr. Ing. Alexandr Štefek (předseda)
doc. Ing. Petr Beneš, Ph.D. (místopředseda)
prof. Ing. Petr Pivoňka, CSc. (člen)
Ing. Jakub Dokoupil, Ph.D. (člen)
Ing. Petr Petyovský, Ph.D. (člen)
Date of acceptance
2018-06-13
Defence
Student obhájil bakalářskou práci.
Result of defence
práce byla úspěšně obhájena
Document licence
Standardní licenční smlouva - přístup k plnému textu bez omezení