Vzorové úlohy ve VHDL

Huzlík, Petr

Vzorové úlohy ve VHDL

but.committee	doc. Ing. Zdeněk Němec, CSc. (předseda) prof. Ing. Petr Vavřín, DrSc. (místopředseda) doc. Ing. Ludvík Bejček, CSc. (člen) Ing. Miloslav Čejka, CSc. (člen) Ing. Pavel Kučera, Ph.D. (člen)	cs
but.defence	Student obhájil bakalářskou práci s výhradami.	cs
but.jazyk	čeština (Czech)
but.program	Elektrotechnika, elektronika, komunikační a řídicí technika	cs
but.result	práce byla úspěšně obhájena	cs
dc.contributor.advisor	Holek, Radovan	cs
dc.contributor.author	Huzlík, Petr	cs
dc.contributor.referee	Macho, Tomáš	cs
dc.date.created	2009	cs
dc.description.abstract	Tato bakalářska prace navazuje na semestralní projekt a zabývá se jazykem VHDL a obvody FPGA a CPLD firmy Xilinx. Dále pak má tato práce za cíl popsat, jak zacházet s vývojovým prostředím WebPack, kde je popsáno jak realizovat nový projekt. Jsou zde popsány různé metody návrhu úlohy v tomto vývojovém prostředí. Nakonec jsou také uvedeny některé vzorové příklady ve VHDL.	cs
dc.description.abstract	This bachelor’s study connects on semestral project and is focused on VHDL language and FPGA and CPLD circuits by Xilinx. The aim of this study is to describe how to work with profossional design tool WebPack. Documents detaily describes how to create new project on advanced level - with emphasis on methodiology and examples from practice in VHDL lenguage.	en
dc.description.mark	E	cs
dc.identifier.citation	HUZLÍK, P. Vzorové úlohy ve VHDL [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2009.	cs
dc.identifier.other	13787	cs
dc.identifier.uri	http://hdl.handle.net/11012/3502
dc.language.iso	cs	cs
dc.publisher	Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií	cs
dc.rights	Standardní licenční smlouva - přístup k plnému textu bez omezení	cs
dc.subject	jazyk VHDL	cs
dc.subject	WebPack	cs
dc.subject	FPGA	cs
dc.subject	CPLD	cs
dc.subject	Xilinx	cs
dc.subject	VHDl language	en
dc.subject	WebPack	en
dc.subject	FPGA	en
dc.subject	CPLD	en
dc.subject	Xilinx	en
dc.title	Vzorové úlohy ve VHDL	cs
dc.title.alternative	Sample assignments in VHDL	en
dc.type	Text	cs
dc.type.driver	bachelorThesis	en
dc.type.evskp	bakalářská práce	cs
dcterms.dateAccepted	2009-06-17	cs
dcterms.modified	2009-09-22-11:45:07	cs
eprints.affiliatedInstitution.faculty	Fakulta elektrotechniky a komunikačních technologií	cs
sync.item.dbid	13787	en
sync.item.dbtype	ZP	en
sync.item.insts	2025.03.16 13:12:34	en
sync.item.modts	2025.01.15 15:01:54	en
thesis.discipline	Automatizační a měřicí technika	cs
thesis.grantor	Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav automatizace a měřicí techniky	cs
thesis.level	Bakalářský	cs
thesis.name	Bc.	cs

Files

Original bundle

Now showing 1 - 2 of 2

Name:: final-thesis.pdf
Size:: 1.69 MB
Format:: Adobe Portable Document Format
Description:: final-thesis.pdf

Download

Name:: review_13787.html
Size:: 5.79 KB
Format:: Hypertext Markup Language
Description:: file review_13787.html

Download

License bundle

Now showing 1 - 1 of 1

Name:: license.txt
Size:: 1.71 KB
Format:: Item-specific license agreed upon to submission
Description:

Download

Collections

2009