Generátor konečných automatů z grafického popisu pro jazyk VHDL
| but.committee | doc. Dr. Ing. Jan Černocký (předseda) doc. RNDr. Jitka Kreslíková, CSc. (místopředseda) Ing. Vítězslav Beran, Ph.D. (člen) doc. Mgr. Lukáš Holík, Ph.D. (člen) Ing. Josef Strnadel, Ph.D. (člen) | cs |
| but.defence | Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm B. Otázky u obhajoby: Umožňuje Vaše aplikace definovat další knihovny pro vygenerovaný VHDL kód? | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Informační technologie | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Šimek, Václav | cs |
| dc.contributor.author | Janyš, Martin | cs |
| dc.contributor.referee | Košař, Vlastimil | cs |
| dc.date.accessioned | 2020-06-23T08:03:31Z | |
| dc.date.available | 2020-06-23T08:03:31Z | |
| dc.date.created | 2013 | cs |
| dc.description.abstract | Práce seznamuje čtenáře s možnostmi návrhu a tvorby konečných stavových automatů s důrazem na reprezentaci pomocí jazyka VHDL. Hlavním tématem je aplikace, která implementuje generátor VHDL kódu na základě gra fického popisu, který je možné v něm vytvořit. Popsány jsou klíčové oblasti aplikace. Zejména jejich použití a implementace, která realizuje samotný převod stavového diagramu do VHDL. | cs |
| dc.description.abstract | The work introduces the reader to the possibilities of design and creation of nite state machines with focus on representation using VHDL. The main topic is the application that implements the VHDL code generator based on graphic description which can be create. The key application areas are described. In particular, their use and implementation that implements the actual transformation of the state diagram into VHDL. | en |
| dc.description.mark | B | cs |
| dc.identifier.citation | JANYŠ, M. Generátor konečných automatů z grafického popisu pro jazyk VHDL [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2013. | cs |
| dc.identifier.other | 78459 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/54794 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | konečný automat | cs |
| dc.subject | FSM | cs |
| dc.subject | VHDL | cs |
| dc.subject | generátor konečných automatů | cs |
| dc.subject | sekvenční logika | cs |
| dc.subject | stavový diagram | cs |
| dc.subject | graf přechodu | cs |
| dc.subject | nite state machine | en |
| dc.subject | FSM | en |
| dc.subject | VHDL | en |
| dc.subject | generator of nite machine | en |
| dc.subject | sequential logic | en |
| dc.subject | state diagram | en |
| dc.subject | transition diagram | en |
| dc.title | Generátor konečných automatů z grafického popisu pro jazyk VHDL | cs |
| dc.title.alternative | Finite State Machines Generator Based on Graphics Definition for VHDL Language | en |
| dc.type | Text | cs |
| dc.type.driver | bachelorThesis | en |
| dc.type.evskp | bakalářská práce | cs |
| dcterms.dateAccepted | 2013-06-11 | cs |
| dcterms.modified | 2020-05-09-23:40:16 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
| sync.item.dbid | 78459 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2021.11.12 19:59:06 | en |
| sync.item.modts | 2021.11.12 19:23:57 | en |
| thesis.discipline | Informační technologie | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů | cs |
| thesis.level | Bakalářský | cs |
| thesis.name | Bc. | cs |