Funkční verifikace výpočetních jednotek procesoru
| but.committee | prof. Ing. Václav Dvořák, DrSc. (předseda) doc. Ing. Josef Schwarz, CSc. (místopředseda) Ing. Zbyněk Křivka, Ph.D. (člen) Ing. Jaroslav Rozman, Ph.D. (člen) doc. Ing. Michal Španěl, Ph.D. (člen) | cs |
| but.defence | Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm " B ". Otázky u obhajoby: Odůvodněte, proč jste u verifikované jednotky použil funkční verifikaci pomocí scoreboardingu. Přemýšlel jste o možnosti popsat výstupy komponenty v závislosti na vstupech pomocí formálních tvrzení (assertions)? Vzhledem k tomu, že komponenta je kombinační, by šlo o jednoduché aritmetické formule (např. "(operation == ADD) -> (rw == (ra + rb))" zapsané v běžné výrokové logice) bez výskytu temporálních spojek. Takto popsané rozhraní komponenty by šlo potenciálně použít i při formální verifikaci obvodu, např. pomocí SAT/SMT solveru. Popište výhody vašeho řešení. Proč bylo při použití DPI využito kódu který kopíruje chování verifikované jednotky a ne např. původní vysokoúrovňový popis v jazyku CodAL? Zamýšlel jste se nad možností při překladu popisu procesoru v jazyku CodAL do jazyka pro popis hardware výsledný kód automaticky anotovat formálními tvrzeními (ať již dodanými do VHDL, případně generovat popis procesoru v jazyce SystemVerilog)? | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Informační technologie | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Masařík, Karel | cs |
| dc.contributor.author | Valach, Lukáš | cs |
| dc.contributor.referee | Lengál, Ondřej | cs |
| dc.date.created | 2012 | cs |
| dc.description.abstract | Práce se zaobírá začleněním procesu funkční verifikace do vývojového cyklu návrhu funkčních jednotek v prostředí pro souběžný návrh hardwaru a softwaru systému Codasip. Cílem bylo navrhnout a implementovat verifikační prostředí v jazyku SystemVerilog pro verifikaci automaticky generované hardwarové reprezentace těchto jednotek. Na začátku jsou rozebrány přínosy a obvyklé postupy při funkční verifikaci a vlastnosti systému Codasip. Dále je v práci popsán návrh, implementace, analýza průběhu a výsledků testů verifikace simulačního modelu aritmeticko-logické jednotky. Závěrem jsou zhodnoceny dosažené výsledky práce a navrhnuta zlepšení pro možný další rozvoj verifikačního prostředí. | cs |
| dc.description.abstract | The thesis deals with integration of functional verification into the design cycle of execution units in a hardware-software co-design environment of the Codasip system. The aim of the thesis is to design and implement a verification environment in SystemVerilog in order to verify automatically generated hardware representation of the execution units. In the introduction, advantages and basic methods of functional verification and principles of the Codasip system are discussed. Next chapters describe the process of design and implementation of the verification environment of arithmetic-logic unit as well as the analysis of the results of verification. In the end, a review of accomplished goals and the suggestions for future development of the verification environment are made. | en |
| dc.description.mark | B | cs |
| dc.identifier.citation | VALACH, L. Funkční verifikace výpočetních jednotek procesoru [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2012. | cs |
| dc.identifier.other | 78941 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/55274 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | funkční verifikace | cs |
| dc.subject | Codasip | cs |
| dc.subject | SystemVerilog | cs |
| dc.subject | analýza pokrytí | cs |
| dc.subject | functional verification | en |
| dc.subject | Codasip | en |
| dc.subject | SystemVerilog | en |
| dc.subject | coverage analysis | en |
| dc.title | Funkční verifikace výpočetních jednotek procesoru | cs |
| dc.title.alternative | Functional Verification of Processor Execution Units | en |
| dc.type | Text | cs |
| dc.type.driver | bachelorThesis | en |
| dc.type.evskp | bakalářská práce | cs |
| dcterms.dateAccepted | 2012-06-11 | cs |
| dcterms.modified | 2020-05-09-23:43:18 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
| sync.item.dbid | 78941 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.18 17:55:36 | en |
| sync.item.modts | 2025.01.15 19:04:25 | en |
| thesis.discipline | Informační technologie | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav informačních systémů | cs |
| thesis.level | Bakalářský | cs |
| thesis.name | Bc. | cs |