but.committee	doc. Ing. Ondřej Ryšavý, Ph.D. (předseda) doc. Ing. Petr Fišer, Ph.D. (člen) prof. Ing. Václav Přenosil, CSc. (člen) doc. Ing. Zdeněk Vašíček, Ph.D. (člen) prof. Ing. Miroslav Vozňák, Ph.D. (člen)	cs
but.defence	V rozpravě student odpověděl na otázky komise a oponentů. Diskuze je zaznamenána na diskuzních lístcích, které jsou přílohou protokolu. Počet diskuzních lístků: 6 Komise se v závěru jednomyslně usnesla, že student splnil podmínky pro udělení akademického titulu doktor.	cs
but.jazyk	angličtina (English)
but.program	Výpočetní technika a informatika	cs
but.result	práce byla úspěšně obhájena	cs
dc.contributor.advisor	Kořenek, Jan	en
dc.contributor.author	Kekely, Michal	en
dc.contributor.referee	Fišer, Petr	en
dc.contributor.referee	Zilberman, Noa	en
dc.date.accessioned	2024-08-22T08:11:06Z
dc.date.available	2024-08-22T08:11:06Z
dc.date.created		cs
dc.description.abstract	Táto dizertačná práca sa zaoberá návrhom nových hardvérových architektúr na klasifikáciu paketov. Hlavným cieľom je navrhnúť všeobecné a flexibilné hardvérové prístupy, ktoré sú schopné klasifikovať pakety na vysokorýchlostných počítačových sieťach. Prístupy musia byť konfigurovateľné pomocou popisu v jazyku P4 a musia byť škálovateľné na siete s rýchlosťou 100 Gb/s a viac. Práca začína analýzou aktuálneho stavu poznania v oblasti klasifikácie paketov. Na základe tejto analýzy sú navrhnuté nové architektúry pre klasifikáciu paketov. Pri návrhu sa dbá na škálovateľnosť, flexibilitu a pamäťovú efektivitu. Cieľom je dosiahnuť vysokú priepustnosť a zároveň udržať programovateľnosť pomocou P4 a schopnosť vykonať všeobecnú klasifikáciu paketov. Navrhnuté prístupy sú optimalizované a rozšírené, aby boli čo najefektívnejšie. Prvá architektúra využíva algoritmus DCFL rozšírený o paralelnú pamäť typu TCAM, duplikáciu pamätí a analýzu množiny pravidiel. Cieľom je dosiahnutie všeobecnej klasifikácie paketov, ktorá má nízke pamäťové nároky a ponúka možnosť škálovať priepustnosť za cenu zvýšených zdrojov. Druhý navrhnutý prístup je špecializovanejší. Optimalizuje klasifikáciu paketov založenú na úplnej zhode. Toto je dosiahnuté využitím distribuovaných pamätí na čipe FPGA na zrýchlenie algoritmu kukučieho hešovania. Hlavným cieľom je dosiahnuť veľmi vysokú priepustnosť efektívne. Architektúry sú ďalej rozšírené navrhnutím mechanizmu vyrovnávacej pamäte, ktorá dovoľuje efektívne použiť externé pamäťové bloky. Nakoniec sú tieto architektúry vyhodnotené na skutočných sieťových dátach a sú ukázané dosiahnuté výsledky.	en
dc.description.abstract	This thesis deals with the design of novel hardware architectures for packet classification. The main goal is to propose general and flexible hardware approaches capable of classifying packets on high-speed computer networks. The approaches need to be configurable via P4 language description and need to be scaleable to 100 Gbps and faster networks. The thesis starts with an analysis of the current state of the art in packet classification on high-speed networks. Based on the analysis, new architectures for packet classification are proposed. The architectures are designed with scalability, flexibility, and memory efficiency in mind. The goal is to achieve high throughput while maintaining P4-programmability and the ability to carry out general packet classification. Proposed approaches are further optimized and extended to be as efficient as possible. The first architecture uses the DCFL algorithm extended by a parallel TCAM memory, memory duplication and ruleset analysis. The goal is to achieve general packet classification, which has small memory requirements and offer a trade-off between the achieved throughput and the memory requirements. The second proposed approach is more specialized. It optimizes exact match packet classification by leveraging the distributed memories on FPGAs to speed up the Cuckoo hashing algorithm. The main goal is to achieve very high throughputs efficiently. Both approaches are further extended by proposing a caching mechanism that enables efficient external memory usage. Finally, all of the proposed mechanisms are evaluated on real network data, and the achieved results are shown.	cs
dc.description.mark	P	cs
dc.identifier.citation	KEKELY, M. Mapování zpracování paketů popsaného v jazyce P4 do technologie FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. .	cs
dc.identifier.other	162584	cs
dc.identifier.uri	https://hdl.handle.net/11012/249426
dc.language.iso	en	cs
dc.publisher	Vysoké učení technické v Brně. Fakulta informačních technologií	cs
dc.rights	Standardní licenční smlouva - přístup k plnému textu bez omezení	cs
dc.subject	P4	en
dc.subject	klasifikácia	en
dc.subject	vyhľadávacia tabuľka	en
dc.subject	kukučie hešovanie	en
dc.subject	trie	en
dc.subject	FPGA	en
dc.subject	filtrovanie paketov	en
dc.subject	DCFL	en
dc.subject	vyrovnávacia pamäť	en
dc.subject	optimalizácie	en
dc.subject	vysokorýchlostné siete	en
dc.subject	P4	cs
dc.subject	classification	cs
dc.subject	hash table	cs
dc.subject	cuckoo hashing	cs
dc.subject	trie	cs
dc.subject	FPGA	cs
dc.subject	packet filtering	cs
dc.subject	DCFL	cs
dc.subject	cache	cs
dc.subject	optimization	cs
dc.subject	high-speed networks	cs
dc.title	Mapování zpracování paketů popsaného v jazyce P4 do technologie FPGA	en
dc.title.alternative	Mapping of packet processing from P4 Language to FPGA Technology	cs
dc.type	Text	cs
dc.type.driver	doctoralThesis	en
dc.type.evskp	dizertační práce	cs
dcterms.modified	2024-07-10-11:21:22	cs
eprints.affiliatedInstitution.faculty	Fakulta informačních technologií	cs
sync.item.dbid	162584	en
sync.item.dbtype	ZP	en
sync.item.insts	2024.08.22 10:11:06	en
sync.item.modts	2024.08.20 14:31:42	en
thesis.discipline	Výpočetní technika a informatika	cs
thesis.grantor	Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů	cs
thesis.level	Doktorský	cs
thesis.name	Ph.D.	cs

Mapování zpracování paketů popsaného v jazyce P4 do technologie FPGA

Files

Original bundle

Collections