Implementace procesu CI/CD pro systémy s FPGA

Abstract

Tato diplomová práce se zabývá analýzou stávajících vývojových postupů ve firmě Retia a.s. a jejich rozšířením o metodiky CI/CD pro vývoj systémů s FPGA. Cílem je optimalizovat vývojový proces pomocí nástroje Jenkins a vytvořit opakovatelný a automatizovaný workflow pro syntézu, simulaci a verifikaci návrhů. Práce mapuje současný stav ve firmě, definuje standardní projektovou strukturu a navrhuje základní verifikační prostředí s využitím BFM modelů v jazyce SystemVerilog. Výsledkem je CI/CD řešení testované na projektu 3D radaru, které standardizuje správu verzí, zavádí systematický přístup k verifikaci simulací, čímž potenciálně zvyšuje efektivitu vývoje. Práce slouží jako základ pro dlouhodobou modernizaci postupů ve firmě.

This master’s thesis analyzes the existing development practices at Retia a.s. and proposes their extension with CI/CD methodologies for FPGA-based systems. The goal is to optimize the development process using Jenkins and to establish a repeatable and automated workflow for synthesis, simulation, and verification. The thesis maps the current state of development in the company, defines a standardized project structure, and introduces a basic verification environment using BFM models in SystemVerilog. The resulting CI/CD solution, tested on a 3D radar project, standardizes version control and introduces a systematic approach to simulation-based verification, thereby potentially increasing development efficiency. The work provides a foundation for the long-term modernization of the company’s design practices.