Implementace PCS a PMA podvrstvy 50 Gb/s Ethernetu v FPGA
| but.committee | doc. Ing. Lukáš Fujcik, Ph.D. (předseda) prof. Ing. Jaroslav Koton, Ph.D. (místopředseda) Ing. Miroslav Zatloukal (člen) Ing. Imrich Gablech, Ph.D. (člen) doc. Ing. Radovan Novotný, Ph.D. (člen) | cs |
| but.defence | Student představil komisi svou bakalářskou práci. Na konci své práce student zodpověděl otázky položené oponentem práce. Komise se dotázala studenta na otázky týkající se jeho práce, na které student dokázal odpovědět. Následovala diskuze s členy komise o práci studenta. Kde členové komise se ptaly na otázky testování zařízení při extrémních situací, jako například teploty, kde student odpověděl, že o těchto částech neuvažoval. | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Elektrotechnika, elektronika, komunikační a řídicí technika | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Bohrn, Marek | cs |
| dc.contributor.author | Suchanek, Michal | cs |
| dc.contributor.referee | Levek, Vladimír | cs |
| dc.date.accessioned | 2019-06-14T10:50:56Z | |
| dc.date.available | 2019-06-14T10:50:56Z | |
| dc.date.created | 2019 | cs |
| dc.description.abstract | Cílem této bakalářské práce je seznámit se se standardem 25/50 Gigabit Ethernet Consortium, jenž definuje 50Gb/s Ethernet. Prostudovat specifikace pro PCS a PMA podvrstvy fyzické vrstvy Ethernetu v režimu 50GBASE-R. Podle těchto specifikací navrhnout a implementovat zmiňováné podvrstvy PCS a PMA v jazyce VHDL pro obvody FPGA na akcelerační kartu. Ověřit funkčnost fyzické vrstvy na zvolené akcelerační kartě. | cs |
| dc.description.abstract | The main goal of this thesis is to familiarize with 25/50 Gigabit Ethernet Consortium standard, which defines 50Gb/s Ethernet. Study about PCS and PMA sublayer specifications for Ethernet physical layer in 50GBASE-R mode. Describe and implement mentioned PCS and PMA sublayers in VHDL language for FPGA circuits and selected acceleration card. Verify correct functionality of physical layer through tests on given acceleration card. | en |
| dc.description.mark | A | cs |
| dc.identifier.citation | SUCHANEK, M. Implementace PCS a PMA podvrstvy 50 Gb/s Ethernetu v FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2019. | cs |
| dc.identifier.other | 119446 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/173798 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | FPGA | cs |
| dc.subject | ethernet | cs |
| dc.subject | VHDL | cs |
| dc.subject | fyzická vrstva | cs |
| dc.subject | FPGA | en |
| dc.subject | ethernet | en |
| dc.subject | VHDL | en |
| dc.subject | physical layer | en |
| dc.title | Implementace PCS a PMA podvrstvy 50 Gb/s Ethernetu v FPGA | cs |
| dc.title.alternative | FPGA implementation of PCS and PMA sublayer of 50Gb/s Ethernet | en |
| dc.type | Text | cs |
| dc.type.driver | bachelorThesis | en |
| dc.type.evskp | bakalářská práce | cs |
| dcterms.dateAccepted | 2019-06-11 | cs |
| dcterms.modified | 2019-06-12-08:05:01 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta elektrotechniky a komunikačních technologií | cs |
| sync.item.dbid | 119446 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2021.11.10 14:55:46 | en |
| sync.item.modts | 2021.11.10 13:54:37 | en |
| thesis.discipline | Mikroelektronika a technologie | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav mikroelektroniky | cs |
| thesis.level | Bakalářský | cs |
| thesis.name | Bc. | cs |