Řízení barevného grafického LED displeje pomocí FPGA
| but.committee | prof. Ing. Karel Bartušek, DrSc. (předseda) prof. Ing. Zdeněk Smékal, CSc. (místopředseda) Ing. Pavel Dvořák, Ph.D. (člen) doc. Ing. Jan Jeřábek, Ph.D. (člen) Ing. Pavel Hanák, Ph.D. (člen) Ing. Jan Mucha (člen) | cs |
| but.defence | Student zodpověděl otázky oponenta a vysvětlil gamma korekci. | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Elektrotechnika, elektronika, komunikační a řídicí technika | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Hanák, Pavel | cs |
| dc.contributor.author | Dolejší, Miloš | cs |
| dc.contributor.referee | Bečková, Zuzana | cs |
| dc.date.created | 2017 | cs |
| dc.description.abstract | Tato diplomová práce se věnuje řízení barevného grafického LED displeje pomocí FPGA. V teoretické části byly popsány vlastnosti použitého FPGA, zdroj dat a princip řízení RGB LED displeje. V první polovině teoretické části byly popsány vlastnosti použitého FPGA, zdroj dat a princip řízení RGB LED displeje. Druhá polovina se zabývá gamma korekcí, implementací pulsně šířkové modulace a binární kódové modulace tak, aby bylo možné řídit globální jas displeje a barevnou hloubku každého sub-pixelu. Praktická část se věnuje návrhu a realizaci tohoto modulu v jazyce VHDL, zápisu obrazových dat do paměti z procesoru Blackfin přes rozhraní PPI, následnému čtení dat z paměti, jejich převodu do sériového formátu a zasílání do řadiče LED. Modul byl realizován na vývojové desce Digilent Atlys s FPGA Spartan-6 a odzkoušen na panelu 32x20 pro firmu Ing. Ivo Herman, CSc. | cs |
| dc.description.abstract | This thesis deals with controlling a color graphic LED display using an FPGA. The first half of the theoretical part of this paper describes the properties of the used FPGA, the data source and a principle of controlling an RGB LED display. The second half describes an implementation of pulse width modulation and binary code modulation which enables the control of brightness of the display and of color depth of every sub-pixel. The practical part on the other hand describes the designing and the implementation of this module in the VHDL language. Then it explains the transfer of image data from Blackfin processor to the memory via PPI interface, the subsequent process of reading data from the memory, conversion of the data to a serial format and finally it describes the process of sending the data to the LED controller. The module was realized on the Digilent Atlys development board equipped with the Spartan-6 FPGA and was tested on a 32x20 light panel for the firm Ing. Ivo Herman, CSc. | en |
| dc.description.mark | A | cs |
| dc.identifier.citation | DOLEJŠÍ, M. Řízení barevného grafického LED displeje pomocí FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2017. | cs |
| dc.identifier.other | 102009 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/65793 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | FPGA | cs |
| dc.subject | LED displej | cs |
| dc.subject | VHDL | cs |
| dc.subject | BRAM | cs |
| dc.subject | FPGA | en |
| dc.subject | LED display | en |
| dc.subject | VHDL | en |
| dc.subject | BRAM | en |
| dc.title | Řízení barevného grafického LED displeje pomocí FPGA | cs |
| dc.title.alternative | FPGA controller for LED video display | en |
| dc.type | Text | cs |
| dc.type.driver | masterThesis | en |
| dc.type.evskp | diplomová práce | cs |
| dcterms.dateAccepted | 2017-06-07 | cs |
| dcterms.modified | 2017-06-08-15:30:14 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta elektrotechniky a komunikačních technologií | cs |
| sync.item.dbid | 102009 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.26 13:28:57 | en |
| sync.item.modts | 2025.01.15 11:53:41 | en |
| thesis.discipline | Telekomunikační a informační technika | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav telekomunikací | cs |
| thesis.level | Inženýrský | cs |
| thesis.name | Ing. | cs |
Files
Original bundle
1 - 3 of 3
Loading...
- Name:
- final-thesis.pdf
- Size:
- 5.29 MB
- Format:
- Adobe Portable Document Format
- Description:
- final-thesis.pdf
Loading...
- Name:
- review_102009.html
- Size:
- 4.6 KB
- Format:
- Hypertext Markup Language
- Description:
- file review_102009.html