but.committee	prof. Ing. Lukáš Sekanina, Ph.D. (předseda) doc. Ing. Jiří Jaroš, Ph.D. (místopředseda) doc. Ing. Michal Bidlo, Ph.D. (člen) prof. RNDr. Milan Češka, CSc. (člen) doc. Ing. Tomáš Martínek, Ph.D. (člen) Ing. Filip Orság, Ph.D. (člen)	cs
but.defence	Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm A. Otázky u obhajoby: Je možné v tomto simulátoru spustit po překladu RISC-V kompilátorem i kód v jazyce C? Jaké instrukční sady tento simulátor podporuje? Je možné se mezi nimi přepínat? Co by bylo nutné změnit při přechodu mezi rozdílnými architekturami procesoru (např. RISC-V BOOM v1, v2 a v3)?	cs
but.jazyk	angličtina (English)
but.program	Informační technologie a umělá inteligence	cs
but.result	práce byla úspěšně obhájena	cs
dc.contributor.advisor	Jaroš, Jiří	en
dc.contributor.author	Vávra, Jan	en
dc.contributor.referee	Mrázek, Vojtěch	en
dc.date.created	2021	cs
dc.description.abstract	Práce se zabývá implementací simulátoru superskalárního procesoru. Implementace se odvíjí od existujících simulátorů a jejich chybějících částí. Simulátor umí vykonávat instrukční sadu RISC-V, ovšem je umožněno přidání jakékoli RISC instrukční sady. Simulátor má deterministickou predikci skoku. Části procesoru lze upravovat. Součástí je i editor kódu pro danou instrukční sadu.	en
dc.description.abstract	The focus of this thesis is implementation of the superscalar simulator. The implementation follows research of existing simulators and tries to implement missing features from them. Simulator uses RISC-V instruction set architecture, but architecture can be swapped for any RISC instruction set. Simulator implements deterministic branch prediction. Parts of the simulation can be configured. The simulator application also contains a text editor for inputting source code.	cs
dc.description.mark	A	cs
dc.identifier.citation	VÁVRA, J. Grafický simulátor superskalárních procesorů [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2021.	cs
dc.identifier.other	136723	cs
dc.identifier.uri	http://hdl.handle.net/11012/200100
dc.language.iso	en	cs
dc.publisher	Vysoké učení technické v Brně. Fakulta informačních technologií	cs
dc.rights	Standardní licenční smlouva - přístup k plnému textu bez omezení	cs
dc.subject	simulátor	en
dc.subject	superskalární	en
dc.subject	procesor	en
dc.subject	interaktivní	en
dc.subject	Java	en
dc.subject	OOP	en
dc.subject	RISC-V	en
dc.subject	predikce skoku	en
dc.subject	Gshare	en
dc.subject	Tomasulo algoritmus	en
dc.subject	datové konflikty	en
dc.subject	load bypassing	en
dc.subject	load forwarding	en
dc.subject	simulator	cs
dc.subject	superscalar	cs
dc.subject	processor	cs
dc.subject	interactive	cs
dc.subject	Java	cs
dc.subject	OOP	cs
dc.subject	RISC-V	cs
dc.subject	branch prediction	cs
dc.subject	Gshare	cs
dc.subject	Tomasulo algorithm	cs
dc.subject	data hazards	cs
dc.subject	load bypassing	cs
dc.subject	load forwarding	cs
dc.title	Grafický simulátor superskalárních procesorů	en
dc.title.alternative	Graphical Simulator of Superscalar Processors	cs
dc.type	Text	cs
dc.type.driver	masterThesis	en
dc.type.evskp	diplomová práce	cs
dcterms.dateAccepted	2021-06-22	cs
dcterms.modified	2021-06-24-11:34:53	cs
eprints.affiliatedInstitution.faculty	Fakulta informačních technologií	cs
sync.item.dbid	136723	en
sync.item.dbtype	ZP	en
sync.item.insts	2025.03.26 15:32:40	en
sync.item.modts	2025.01.15 12:17:30	en
thesis.discipline	Vestavěné systémy	cs
thesis.grantor	Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů	cs
thesis.level	Inženýrský	cs
thesis.name	Ing.	cs

Grafický simulátor superskalárních procesorů

Files

Original bundle

Collections