but.committee	doc. Dr. Ing. Otto Fučík (předseda) doc. Ing. Ondřej Ryšavý, Ph.D. (místopředseda) prof. RNDr. Milan Češka, CSc. (člen) doc. Ing. Petr Fiedler, Ph.D. (člen) doc. Ing. Petr Matoušek, Ph.D., M.A. (člen) Ing. Marcela Zachariášová, Ph.D. (člen)	cs
but.defence	Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm "A" . Otázky u obhajoby: Proč jste pro realizaci využil VHDL a né například HLS, které je pro zpracování proudových dat velmi vhodné? Objasněte blíže problémy s přesností výsledků způsobené využitím fixed-point čísel.	cs
but.jazyk	čeština (Czech)
but.program	Informační technologie	cs
but.result	práce byla úspěšně obhájena	cs
dc.contributor.advisor	Maršík, Lukáš	cs
dc.contributor.author	Přívara, Jan	cs
dc.contributor.referee	Musil, Petr	cs
dc.date.created	2017	cs
dc.description.abstract	Práce se zabývá návrhem a realizací radarového procesoru v FPGA. Teoretická část se věnuje Dopplerově radaru, principům zpracování radarového signálu a cílové platformě Xilinx Zynq. Následně je popsán návrh radarového procesoru včetně jednotlivých komponent a řešení je implementováno. Komponenty pro FPGA jsou popsány v jazyce VHDL. V poslední části je provedeno vyhodnocení implementace, jsou shrnuty poznatky z práce a je navrženo možné pokračování.	cs
dc.description.abstract	This work describes design and implementation of radar processor in FPGA. The theoretical part is focused on Doppler radar, principles of radar signal processing methods and target platform Xilinx Zynq. The next part describes design of radar processor including its individual components and the solution is implemented. FPGA components are written in VHDL language. In the end, the implementation is evaluated and possible continuation of this work is stated.	en
dc.description.mark	A	cs
dc.identifier.citation	PŘÍVARA, J. Radarový signálový procesor v FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2017.	cs
dc.identifier.other	106163	cs
dc.identifier.uri	http://hdl.handle.net/11012/69474
dc.language.iso	cs	cs
dc.publisher	Vysoké učení technické v Brně. Fakulta informačních technologií	cs
dc.rights	Standardní licenční smlouva - přístup k plnému textu bez omezení	cs
dc.subject	zpracování radarového signálu	cs
dc.subject	radarový procesor	cs
dc.subject	Dopplerův radar	cs
dc.subject	Dopplerův efekt	cs
dc.subject	diskrétní Fourierova transformace	cs
dc.subject	rychlá Fourierova transformace	cs
dc.subject	vestavěné systémy	cs
dc.subject	hardwarová akcelerace	cs
dc.subject	FPGA	cs
dc.subject	Zynq	cs
dc.subject	radar signal processing	en
dc.subject	radar processor	en
dc.subject	Doppler radar	en
dc.subject	Doppler effect	en
dc.subject	discrete Fourier transform	en
dc.subject	fast Fourier transform	en
dc.subject	fft	en
dc.subject	embedded systems	en
dc.subject	hardware acceleration	en
dc.subject	FPGA	en
dc.subject	Zynq	en
dc.title	Radarový signálový procesor v FPGA	cs
dc.title.alternative	Radar Signal Processor in FPGA	en
dc.type	Text	cs
dc.type.driver	masterThesis	en
dc.type.evskp	diplomová práce	cs
dcterms.dateAccepted	2017-06-21	cs
dcterms.modified	2020-05-10-16:12:49	cs
eprints.affiliatedInstitution.faculty	Fakulta informačních technologií	cs
sync.item.dbid	106163	en
sync.item.dbtype	ZP	en
sync.item.insts	2025.03.26 15:24:13	en
sync.item.modts	2025.01.17 14:58:31	en
thesis.discipline	Počítačové a vestavěné systémy	cs
thesis.grantor	Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačové grafiky a multimédií	cs
thesis.level	Inženýrský	cs
thesis.name	Ing.	cs

Radarový signálový procesor v FPGA

Files

Original bundle

Collections