Koevoluční algoritmus v FPGA
| but.committee | prof. Ing. Václav Dvořák, DrSc. (předseda) doc. Ing. Zdeněk Kotásek, CSc. (místopředseda) doc. Ing. Jan Kořenek, Ph.D. (člen) Ing. Zbyněk Křivka, Ph.D. (člen) doc. Ing. Ondřej Ryšavý, Ph.D. (člen) prof. Ing. Karel Vlček, CSc. (člen) | cs |
| but.defence | Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm " A ". Otázky u obhajoby: Proč bylo pro demonstraci vytížení (kapitola 5.4) zvoleno právě 13 obvodů VRC, když reálná implementace uvedená později jich obsahuje mnohem méně? Jaký dopad by mělo implementovat generátor náhodných čísel přímo v hardware? Je možné snížit dobu mutace zavedením hardwarové podpory pracující přímo nad populační pamětí? | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Informační technologie | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Drahošová, Michaela | cs |
| dc.contributor.author | Hrbáček, Radek | cs |
| dc.contributor.referee | Vašíček, Zdeněk | cs |
| dc.date.created | 2013 | cs |
| dc.description.abstract | Tato práce se zabývá návrhem hardwarové jednotky urychlující návrh obrazových filtrů pomocí koevolučních algoritmů. V práci je nejprve představena technologie rekonfigurovatelných logických obvodů, na kterých je akcelerační jednotka založena. Teoretická část dále stručně popisuje evoluční a koevoluční algoritmy, jejich principy a aplikace. Tradiční metody návrhu obrazových filtrů jsou porovnány s metodami inspirovanými procesy pozorovanými v přírodě. Navržená hardwarová jednotka využívá dvojici procesorů MicroBlaze doplněných o vlastní periferie pro akceleraci kartézského genetického programování. Koevoluční návrh obrazových filtrů je tak urychlen až 58 krát oproti optimalizované softwarové implementaci. Funkčnost jednotky je ověřena na úlohách návrhu filtru impulzního šumu a detektoru hran. | cs |
| dc.description.abstract | This thesis deals with the design of a hardware acceleration unit for digital image filter design using coevolutionary algorithms. The first part introduces reconfigurable logic device technology that the acceleration unit is based on. The theoretical part also briefly characterizes evolutionary and coevolutionary algorithms, their principles and applications. Traditional image filter designs are compared with the biologically inspired design methods. The hardware unit presented in this thesis exploits dual MicroBlaze system extended by custom peripherals to accelerate cartesian genetic programming. The coevolutionary image filter design is accelerated up to 58 times. The hardware platform functionality in the task of impulse noise filter design and edge detector design has been empirically analyzed. | en |
| dc.description.mark | A | cs |
| dc.identifier.citation | HRBÁČEK, R. Koevoluční algoritmus v FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2013. | cs |
| dc.identifier.other | 79453 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/53550 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | evoluční algoritmus | cs |
| dc.subject | koevoluce | cs |
| dc.subject | kartézské genetické programování | cs |
| dc.subject | digitální zpracování obrazu | cs |
| dc.subject | FPGA | cs |
| dc.subject | MicroBlaze | cs |
| dc.subject | evolutionary algorithm | en |
| dc.subject | coevolution | en |
| dc.subject | cartesian genetic programming | en |
| dc.subject | digital image processing | en |
| dc.subject | FPGA | en |
| dc.subject | MicroBlaze | en |
| dc.title | Koevoluční algoritmus v FPGA | cs |
| dc.title.alternative | Coevolutionary Algorithm in FPGA | en |
| dc.type | Text | cs |
| dc.type.driver | masterThesis | en |
| dc.type.evskp | diplomová práce | cs |
| dcterms.dateAccepted | 2013-06-19 | cs |
| dcterms.modified | 2020-05-10-16:11:17 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
| sync.item.dbid | 79453 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.26 15:16:10 | en |
| sync.item.modts | 2025.01.15 23:47:02 | en |
| thesis.discipline | Počítačové a vestavěné systémy | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů | cs |
| thesis.level | Inženýrský | cs |
| thesis.name | Ing. | cs |