Akcelerace neuronových sítí v FPGA
| but.committee | doc. Ing. Zdeněk Kotásek, CSc. (předseda) doc. Ing. Jiří Kunovský, CSc. (místopředseda) doc. Ing. Peter Chudý, Ph.D., MBA (člen) doc. Ing. Petr Matoušek, Ph.D., M.A. (člen) Ing. Aleš Smrčka, Ph.D. (člen) | cs |
| but.defence | Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázku oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm " B ". Otázky u obhajoby: Byl proveden optimalizovaný návrh architektury pro výpočet funkce y = b*x + c, nebo jste použil pouze VHDL operátor násobení a spoléhal na využití DSP bloků? | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Informační technologie | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Kaštil, Jan | cs |
| dc.contributor.author | Krčma, Martin | cs |
| dc.contributor.referee | Vašíček, Zdeněk | cs |
| dc.date.created | 2012 | cs |
| dc.description.abstract | Tato práce se zabývá problematikou akcelerace výpočtu neuronových sítí skrze jejich implementaci v programovatelných hradlových polích FPGA. Práce představuje dvě různé hardwarové implementace neuronových sítí, které porovnává mezi sebou a s volně dostupnou softwarovou implementací. Dále práce představuje nástroje usnadňující VHDL implementaci neuronových sítí. | cs |
| dc.description.abstract | This thesis deals with an acceleration of neural networks, which are implemented into the fi eld programmable gate arrays. Two di fferent hardware implementation are presented and compared with each other and confronted with the software implementation. The tools for easy implementation of neural networks in FPGAs are introduced. | en |
| dc.description.mark | B | cs |
| dc.identifier.citation | KRČMA, M. Akcelerace neuronových sítí v FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2012. | cs |
| dc.identifier.other | 78950 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/55227 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | Neuronové sítě FPGA | cs |
| dc.subject | hradlová pole | cs |
| dc.subject | akcelerace | cs |
| dc.subject | VHDL | cs |
| dc.subject | FPNA | cs |
| dc.subject | FPNN | cs |
| dc.subject | Arti cial Neural Networks | en |
| dc.subject | FPGA | en |
| dc.subject | acceleration | en |
| dc.subject | VHDL | en |
| dc.subject | FPNA | en |
| dc.subject | FPNN | en |
| dc.title | Akcelerace neuronových sítí v FPGA | cs |
| dc.title.alternative | Acceleration of Neural Networks in FPGA | en |
| dc.type | Text | cs |
| dc.type.driver | bachelorThesis | en |
| dc.type.evskp | bakalářská práce | cs |
| dcterms.dateAccepted | 2012-06-12 | cs |
| dcterms.modified | 2020-05-09-23:43:19 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
| sync.item.dbid | 78950 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.18 17:54:55 | en |
| sync.item.modts | 2025.01.15 17:12:02 | en |
| thesis.discipline | Informační technologie | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů | cs |
| thesis.level | Bakalářský | cs |
| thesis.name | Bc. | cs |