but.committee	doc. Ing. Zdeněk Kotásek, CSc. (předseda) doc. Dr. Ing. Otto Fučík (místopředseda) doc. Ing. Vladimír Janoušek, Ph.D. (člen) Ing. Tomáš Martínek, Ph.D. (člen) doc. Ing. Stanislav Racek, CSc. (člen) doc. Ing. Ondřej Ryšavý, Ph.D. (člen)	cs
but.defence	Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázku oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm " A ". Otázky u obhajoby: Jaké další optimalizace by bylo třeba provést aby byly výsledky překladače na úrovní GCC?	cs
but.jazyk	čeština (Czech)
but.program	Informační technologie	cs
but.result	práce byla úspěšně obhájena	cs
dc.contributor.advisor	Zachariášová, Marcela	cs
dc.contributor.author	Barták, Jiří	cs
dc.contributor.referee	Dolíhal, Luděk	cs
dc.date.accessioned	2019-04-03T22:26:51Z
dc.date.available	2019-04-03T22:26:51Z
dc.date.created	2016	cs
dc.description.abstract	V rámci snahy o minimalizaci spotřeby a plochy na čipu dochází k vývoji procesorů s aplikačně specifickou instrukční sadou. Dochází tak k vytváření nových instrukčních sad, které však často bývají tajné. Proti tomuto trendu stojí instrukční sada RISC-V, vyvinutá Kalifornskou univerzitou v Berkeley, která je plně otevřena. V této diplomové práci se pozornost věnuje analýze instrukční sady RISC-V a jazyků Chisel a CodAL, které slouží k popisu instrukčních sad a počítačových architektur. Jádrem práce je implementace modelu základní instrukční sady RISC-V a rozšíření pro dělení, násobení a 64-bitový adresový prostor a dále implementace modelu časování založeného na mikroarchitektuře Rocket Core. To vše v jazyce CodAL. Modely jsou dále využity ke generování překladače jazyka C a RTL reprezentace procesoru ve vývojovém prostředí Codasip Studio. Získaný překladač je porovnán s překladačem dostupným od tvůrců instrukční sady a výsledky použity k optimalizaci instrukční sady. RTL je syntetyzováno na FPGA Artix 7 a srovnáno s výsledky syntézy Rocket Core.	cs
dc.description.abstract	The number of application specific instruction set processors is rapidly increasing, because of increased demand for low power and small area designs. A lot of new instruction sets are born, but they are usually confidential. University of California in Berkeley took an opposite approach. The RISC-V instruction set is completely free. This master's thesis focuses on analysis of RISC-V instruction set and two programming languages used to model instruction sets and microarchitectures, CodAL and Chisel. Implementation of RISC-V base instruction set along with multiplication, division and 64-bit address space extensions and implementation of cycle accurate model of Rocket Core-like microarchitecture in CodAL are main goals of this master's thesis. The instruction set model is used to generate the C compiler and the cycle accurate model is used to generate RTL representation, all thanks to Codasip Studio. Generated compiler is compared against the one implemented manually and results are used for instruction set optimizations. RTL is synthesized to Artix 7 FPGA and compared to the Rocket Core synthesis.	en
dc.description.mark	A	cs
dc.identifier.citation	BARTÁK, J. Model procesoru RISC-V [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2016.	cs
dc.identifier.other	96477	cs
dc.identifier.uri	http://hdl.handle.net/11012/61885
dc.language.iso	cs	cs
dc.publisher	Vysoké učení technické v Brně. Fakulta informačních technologií	cs
dc.rights	Standardní licenční smlouva - přístup k plnému textu bez omezení	cs
dc.subject	RISC-V	cs
dc.subject	ASIP	cs
dc.subject	modelování souboru instrukcí	cs
dc.subject	instrukční model	cs
dc.subject	CodAL	cs
dc.subject	Codasip Studio	cs
dc.subject	Chisel	cs
dc.subject	Rocket Core	cs
dc.subject	modelování mikroarchitektury	cs
dc.subject	model časování	cs
dc.subject	RISC-V	en
dc.subject	ASIP	en
dc.subject	instruction set architecture modeling	en
dc.subject	instruction accurate model	en
dc.subject	CodAL	en
dc.subject	Codasip Studio	en
dc.subject	Chisel	en
dc.subject	Rocket Core	en
dc.subject	microarchitecture modelling	en
dc.subject	cycle accurate model	en
dc.title	Model procesoru RISC-V	cs
dc.title.alternative	RISC-V Processor Model	en
dc.type	Text	cs
dc.type.driver	masterThesis	en
dc.type.evskp	diplomová práce	cs
dcterms.dateAccepted	2016-06-17	cs
dcterms.modified	2020-05-10-16:12:36	cs
eprints.affiliatedInstitution.faculty	Fakulta informačních technologií	cs
sync.item.dbid	96477	en
sync.item.dbtype	ZP	en
sync.item.insts	2021.11.22 23:09:27	en
sync.item.modts	2021.11.22 22:07:25	en
thesis.discipline	Počítačové a vestavěné systémy	cs
thesis.grantor	Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů	cs
thesis.level	Inženýrský	cs
thesis.name	Ing.	cs

Model procesoru RISC-V

Files

Original bundle

Collections