Návrh vícejádrového procesoru ve VHDL
| but.committee | prof. Ing. Václav Dvořák, DrSc. (předseda) prof. Ing. Miroslav Švéda, CSc. (místopředseda) doc. Ing. Radek Burget, Ph.D. (člen) doc. Ing. Vladimír Janoušek, Ph.D. (člen) doc. Ing. Zdeněk Kotásek, CSc. (člen) Prof. Ing. Jaromír Krejčíček, CSc. (člen) | cs |
| but.defence | Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na dotazy členů komise. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené dotazy rozhodla práci hodnotit stupněm " A ". | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Informační technologie | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Kaštil, Jan | cs |
| dc.contributor.author | Novotný, Jaroslav | cs |
| dc.contributor.referee | Straka, Martin | cs |
| dc.date.created | 2010 | cs |
| dc.description.abstract | V rámci práce byl navrhnut a v jazyce VHDL implementován jednoduchý multiprocesor podporující paralelní zpracování programové úlohy. Byla navržena a realizována universální transparentní generická propojovací vrstva určená k připojení libovolného počtu procesorových jader ke sdílenému adresovému prostoru pomocí arbitrované sběrnice. Každému z jader je v rámci vrstvy přidělena vyrovnávací paměť volitelných vlastností. V systému je řešen problém paměťové koherence pomocí protokolu MSI. Dále je dána k dispozici přímá i nepřímá podpora synchronizace. Za účelem ověření činnosti bylo navrženo a realizováno jednoduché procesorové jádro jehož kopie byly spojeny propojovací vrstvou. Funkčnost systému byla ověřena na testovacích úlohách, přičemž bylo prokázáno zrychlení. Celý systém byl odzkoušen na čipu Virtex6. | cs |
| dc.description.abstract | The objective of the thesis is to design and implement in the VHDL language a simple multiprocessor supporting parallel computing. Furthemore, the author has designed and realized universal transparent generic interconnection layer with the objective to connect any given number of processor cores to shared address space using arbitrated bus. Parametrized cache has been allocated to each core in the layer. MSI protocol was used to deal with the issue of memory coherence of the implemented system. Direct and indirect synchornisation support is available to the user. In order to verify the functionality of the system, simple processor core has been designed and implemented, and its copies were connected to the interconnection layer. Various testing programmes have been used to verify the functionality of the system, which also confirmed that the acceleration of computing has been achieved successfully. Virtex6 chip has been used to test the whole system. | en |
| dc.description.mark | A | cs |
| dc.identifier.citation | NOVOTNÝ, J. Návrh vícejádrového procesoru ve VHDL [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2010. | cs |
| dc.identifier.other | 34921 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/52790 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | Symetrický multiprocesor | cs |
| dc.subject | sdílený adresový prostor | cs |
| dc.subject | cache | cs |
| dc.subject | koherence | cs |
| dc.subject | MSI | cs |
| dc.subject | arbiter | cs |
| dc.subject | sběrnice | cs |
| dc.subject | synchronizace | cs |
| dc.subject | VHDL | cs |
| dc.subject | Virtex6 | cs |
| dc.subject | ML605 | cs |
| dc.subject | FPGA | cs |
| dc.subject | Symmetric multiprocesor | en |
| dc.subject | shared address space | en |
| dc.subject | cache | en |
| dc.subject | coherence | en |
| dc.subject | MSI | en |
| dc.subject | arbiter | en |
| dc.subject | bus | en |
| dc.subject | synchronization | en |
| dc.subject | VHDL | en |
| dc.subject | Virtex6 | en |
| dc.subject | ML605 | en |
| dc.subject | FPGA | en |
| dc.title | Návrh vícejádrového procesoru ve VHDL | cs |
| dc.title.alternative | Design of the Multicore Processor in VHDL | en |
| dc.type | Text | cs |
| dc.type.driver | masterThesis | en |
| dc.type.evskp | diplomová práce | cs |
| dcterms.dateAccepted | 2010-06-24 | cs |
| dcterms.modified | 2020-05-09-23:42:12 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
| sync.item.dbid | 34921 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.26 14:47:42 | en |
| sync.item.modts | 2025.01.17 09:44:33 | en |
| thesis.discipline | Počítačové systémy a sítě | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů | cs |
| thesis.level | Inženýrský | cs |
| thesis.name | Ing. | cs |