Modernizace výukových úloh kurzu Logické obvody a systémy
| but.committee | doc. Ing. Bohumil Klíma, Ph.D. (předseda) prof. Ing. Pavel Václavek, Ph.D. (místopředseda) doc. Ing. Petr Beneš, Ph.D. (člen) Ing. Martin Čala, Ph.D. (člen) Ing. Tomáš Jílek, Ph.D. (člen) Ing. Petr Petyovský, Ph.D. (člen) Ing. Radek Štohl, Ph.D. (člen) | cs |
| but.defence | Student provedl obhajobu bakalářské práce a popsal svoje dosažené výsledky. Byly přečteny posudky a student odpovědel na otázky oponenta: Jaké bylo přibližné obsazení prostoru hradlového pole SPARTAN na využitém vývojovém kitu pro jednotlivé úlohy včetně nejrozsáhlejšího projektu? Jak dlouho trval v požitém vývojovém prostředí celý proces od syntézy po implementaci a vytvoření bitstreamu pro jednotlivé projekty? Proběhla diskuze a student odpovědel na dotazy komise: Na jakou vzdálenost fungovala komunikace? Podrobnější souvislost deličky a debounce filtru. Student obhájil bakalářskou práci. Komise neměla žádné námitky k řešené práci. V průběhu odborné rozpravy odpověděl na dotazy. | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Automatizační a měřicí technika | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Petyovský, Petr | cs |
| dc.contributor.author | Prášil, Pavel | cs |
| dc.contributor.referee | Holek, Radovan | cs |
| dc.date.accessioned | 2022-06-16T06:52:24Z | |
| dc.date.available | 2022-06-16T06:52:24Z | |
| dc.date.created | 2022 | cs |
| dc.description.abstract | Tato bakalářská práce se zabývá návrhem asynchronního sériového vysílače/přijímače a jeho implementací do hradlového pole. Následně bude návrh využit jako výuková laboratorní úloha kurzu „Logické obvody a systémy“. Práce obsahuje popis vlastností sériového komunikačního rozhraní UART. Součástí práce je výsledný návrh asynchronního sériového vysílače/přijímače a výstupy simulace jednotlivých bloků. Výsledný návrh UART bude využit jako komunikační rozhraní pro přehrávání hudebních dat, pomocí programovatelného zvukového generátoru. Návrh programovatelného vícekanálového zvukového obvodu není součástí této práce, je převzatý z jiné bakalářské práce. | cs |
| dc.description.abstract | This bachelor thesis deals with the design of an asynchronous serial receiver/transmitter and its implementation into the FPGA. The design will be used as a laboratory exercise in the course "Logical circuit and systems". This paper contains a description of the features of serial communication interface UART. The thesis includes the final design of an asynchronous serial receiver/transmitter and the simulation outputs of particular parts. The final design of UART will be used as a communication interface for music playback by the programmable multichannel sound generator. Design of the programmable multichannel sound generator is not a part of this thesis, but it has been taken from another bachelor thesis. | en |
| dc.description.mark | A | cs |
| dc.identifier.citation | PRÁŠIL, P. Modernizace výukových úloh kurzu Logické obvody a systémy [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2022. | cs |
| dc.identifier.other | 142706 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/205818 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | UART | cs |
| dc.subject | programovatelný vícekanálový zvukový obvod | cs |
| dc.subject | FPGA | cs |
| dc.subject | VHDL | cs |
| dc.subject | UART | en |
| dc.subject | programmable multichannel sound generator | en |
| dc.subject | FPGA | en |
| dc.subject | VHDL | en |
| dc.title | Modernizace výukových úloh kurzu Logické obvody a systémy | cs |
| dc.title.alternative | Modernization of educational exercises of the course Logical circuits and systems | en |
| dc.type | Text | cs |
| dc.type.driver | bachelorThesis | en |
| dc.type.evskp | bakalářská práce | cs |
| dcterms.dateAccepted | 2022-06-15 | cs |
| dcterms.modified | 2022-06-15-16:08:26 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta elektrotechniky a komunikačních technologií | cs |
| sync.item.dbid | 142706 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2022.06.16 08:52:24 | en |
| sync.item.modts | 2022.06.16 08:19:33 | en |
| thesis.discipline | bez specializace | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav automatizace a měřicí techniky | cs |
| thesis.level | Bakalářský | cs |
| thesis.name | Bc. | cs |
Files
Original bundle
1 - 3 of 3
Loading...
- Name:
- final-thesis.pdf
- Size:
- 5.04 MB
- Format:
- Adobe Portable Document Format
- Description:
- final-thesis.pdf
Loading...
- Name:
- review_142706.html
- Size:
- 11.73 KB
- Format:
- Hypertext Markup Language
- Description:
- review_142706.html