Inteligentní kamera
| but.committee | plk. gšt. prof. Dr. Ing. Alexandr Štefek, Dr. (předseda) doc. Ing. Ludvík Bejček, CSc. (místopředseda) prof. Ing. Petr Pivoňka, CSc. (člen) Ing. Miloslav Richter, Ph.D. (člen) Ing. Pavel Kučera, Ph.D. (člen) Ing. Tomáš Neužil, Ph.D. (člen) | cs |
| but.defence | Student zodpověděl dotazy oponenta a členů komise. | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Elektrotechnika, elektronika, komunikační a řídicí technika | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Valach, Soběslav | cs |
| dc.contributor.author | Gogol, František | cs |
| dc.contributor.referee | Macho, Tomáš | cs |
| dc.date.accessioned | 2018-10-21T16:59:47Z | |
| dc.date.available | 2018-10-21T16:59:47Z | |
| dc.date.created | 2008 | cs |
| dc.description.abstract | Inteligentní kamerou se rozumí kamera doplněná o řídicí, vyhodnocovací popřípadě komunikační a zobrazovací jednotku, nejčastěji tvořenou jako embedded systém. Data získaná kamerou se ihned požadovaným způsobem zpracují a výstupem je zpracovaný obraz, popřípadě jen informace o sledovaném objektu. Tato diplomová práce se zabývá hardwarovou realizací inteligentní kamery do hradlového pole typu FPGA. Implementována architektura se skládá z řadiče kamery, řadiče paměti, řadiče IIC, VGA řadiče a vlastní výkonné jednotky. Řadič kamery obstarává komunikaci s CMOS senzorem. Řadič paměti komunikuje s DDR SDRAM pamětí. Řadič IIC tvoří rozhraní mezi PLB sběrnicí a IIC sběrnicí. VGA řadič čte data z paměti a posílá je na standardní VGA rozhraní (640x480, 60 Hz). Výkonná jednotka vyčítá obrazová data z paměti a postupně pixel po pixelu nad nimi provede požadovanou operaci. Veškeré funkce jsou řešeny hardwarově. Jednotlivé komponenty kamery byly napsány ve VHDL a Verilog jazyku. | cs |
| dc.description.abstract | An intelligent camera includes a processor, which can extract information from images without the need for an external processing unit, and interface devices used to make the results available to other devices. This paper describes the intelligent camera design and implementation into the Field Programmable Gate Array (FPGA). The implemented architecture contains a camera controller, a memory controller, an IIC controller, a VGA controller, and an execution unit. The camera controller communicates with a CMOS chip. The memory controller communicates with a DDR SDRAM memory. The IIC controller is the interface between a PLB bus and an IIC bus. The VGA controller takes data from the memory and transform them into the VGA format (640x480, 60 Hz). The execution unit extracts the image data from the memory. These data are processed by hardware pixel by pixel, which results in a modified image. The camera units has been implemented in the VHDL and Verilog languages. | en |
| dc.description.mark | A | cs |
| dc.identifier.citation | GOGOL, F. Inteligentní kamera [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2008. | cs |
| dc.identifier.other | 12221 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/13801 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | FPGA | cs |
| dc.subject | zpracování obrazu | cs |
| dc.subject | PPC | cs |
| dc.subject | CMOS senzory | cs |
| dc.subject | FPGA | en |
| dc.subject | Image processing | en |
| dc.subject | PPC | en |
| dc.subject | CMOS sensors | en |
| dc.title | Inteligentní kamera | cs |
| dc.title.alternative | An Intelligent camera system | en |
| dc.type | Text | cs |
| dc.type.driver | masterThesis | en |
| dc.type.evskp | diplomová práce | cs |
| dcterms.dateAccepted | 2008-06-10 | cs |
| dcterms.modified | 2008-06-13-13:27:20 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta elektrotechniky a komunikačních technologií | cs |
| sync.item.dbid | 12221 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2021.11.08 14:01:47 | en |
| sync.item.modts | 2021.11.08 13:04:48 | en |
| thesis.discipline | Kybernetika, automatizace a měření | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav automatizace a měřicí techniky | cs |
| thesis.level | Inženýrský | cs |
| thesis.name | Ing. | cs |
Files
Original bundle
1 - 3 of 3
Loading...
- Name:
- final-thesis.pdf
- Size:
- 2.42 MB
- Format:
- Adobe Portable Document Format
- Description:
- final-thesis.pdf
Loading...
- Name:
- review_12221.html
- Size:
- 7.11 KB
- Format:
- Hypertext Markup Language
- Description:
- review_12221.html