Návrh aritmetické jednotky v pevné řádové čárce pro obvody FPGA
| but.committee | prof. Ing. Jaromír Hubálek, Ph.D. (předseda) doc. Ing. Vilém Kledrowetz, Ph.D. (místopředseda) Ing. Břetislav Mikel, Ph.D. (člen) Ing. Josef Máca, Ph.D. (člen) Ing. Marián Pristach, Ph.D. (člen) | cs |
| but.defence | Student seznámil komisi se svou bakalářskou prací. Vyzdvihl zejména dosažené výsledky a ukázal reálné výsledky dosaženého řešení. Po prezentaci zodpověděl všechny otázky oponenta i členů komise. Na otázky odpovídal bez obtíží. | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Mikroelektronika a technologie | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Dvořák, Vojtěch | cs |
| dc.contributor.author | Kalocsányi, Vít | cs |
| dc.contributor.referee | Fujcik, Lukáš | cs |
| dc.date.accessioned | 2022-06-15T07:55:26Z | |
| dc.date.available | 2022-06-15T07:55:26Z | |
| dc.date.created | 2022 | cs |
| dc.description.abstract | Tato práce se zabývá návrhem aritmetické jednotky pro práci s čísly v pevné řádové čárce pro obvody FPGA a jejím modelem v Matlabu. V práci je představena reprezentace čísel v digitálních obvodech a základní i vybrané doplňující aritmetické operace s čísly v pevné řádové čárce. Dále je navrhnut model aritmetické jednotky v Matlabu, je popsána realizace této jednotky v jazyce VHDL a provedena její implementace do obvodu FPGA. Na závěr je ukázán konkrétní příklad využití navrhnutého modelu aritmetické jednotky pro simulaci složitých systémů v prostředí Simulink. | cs |
| dc.description.abstract | This thesis deals with a design of fixed-point arithmetic unit for FPGA circuits and its model in Matlab. The thesis explains a number representation in digital circuits and both basic and selected additional arithmetic operations with fixed-point numbers. The arithmetic unit’s model is designed in Matlab, the realization of the unit in VHDL is described and its implementation into FPGA is carried out. A specific example of use of designed arithmetic unit’s model for simulation of complex systems in Simulink environment is shown at the end of the thesis. | en |
| dc.description.mark | A | cs |
| dc.identifier.citation | KALOCSÁNYI, V. Návrh aritmetické jednotky v pevné řádové čárce pro obvody FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2022. | cs |
| dc.identifier.other | 142779 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/205679 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | Aritmetická jednotka | cs |
| dc.subject | pevná řádová čárka | cs |
| dc.subject | Matlab | cs |
| dc.subject | VHDL | cs |
| dc.subject | FPGA | cs |
| dc.subject | Arithmetic unit | en |
| dc.subject | fixed point | en |
| dc.subject | Matlab | en |
| dc.subject | VHDL | en |
| dc.subject | FPGA | en |
| dc.title | Návrh aritmetické jednotky v pevné řádové čárce pro obvody FPGA | cs |
| dc.title.alternative | Implementation of fixed-point arithmetic unit in FPGA | en |
| dc.type | Text | cs |
| dc.type.driver | bachelorThesis | en |
| dc.type.evskp | bakalářská práce | cs |
| dcterms.dateAccepted | 2022-06-14 | cs |
| dcterms.modified | 2022-06-14-09:35:27 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta elektrotechniky a komunikačních technologií | cs |
| sync.item.dbid | 142779 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2022.06.15 09:55:26 | en |
| sync.item.modts | 2022.06.15 08:12:17 | en |
| thesis.discipline | bez specializace | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav mikroelektroniky | cs |
| thesis.level | Bakalářský | cs |
| thesis.name | Bc. | cs |