Implementation of Fast Fourier Transformation on Transport Triggered Architecture

Simple item page
but.committeeprof. Ing. Aleš Prokeš, Ph.D. (předseda) doc. Ing. Tomáš Frýza, Ph.D. (místopředseda) prof. Ing. Lubomír Brančík, CSc. (člen) doc. Ing. Jaroslav Láčík, Ph.D. (člen) Ing. Peter Barcík, Ph.D. (člen) Ing. Jan Prokopec, Ph.D. (člen) Ing. Kamil Pítra, Ph.D. (člen)cs
but.defenceStudent prezentuje výsledky a postupy řešení své diplomové práce. Následně odpovídá na dotazy vedoucího a oponenta práce a na dotazy členů zkušební komise.cs
but.jazykangličtina (English)
but.programElektrotechnika, elektronika, komunikační a řídicí technikacs
but.resultpráce byla úspěšně obhájenacs
dc.contributor.advisorMaršálek, Romanen
dc.contributor.authorŽádník, Jakuben
dc.contributor.refereeSlovák, Jiříen
dc.date.created2017cs
dc.description.abstractV této práci je navrhnut energeticky úsporný procesor typu TTA (Transport Triggered Architecture) pro výpočet rychlé Fourierovy transformace (FFT). Návrh procesoru byl vytvořen na míru použitému algoritmu pomocí speciáoních funkčních jednotek. Algoritmus byl realizován jako posloupnost instrukcí tak, že většina výpočtu probíhá ve smyčce obrahující pouze jedionu paralelní instrukci. Tato instrukce je umístěna do instrukčního bufferu, odkud je potom volána místo instrukční paměti. Díky tomu se dá docílit nižší spotřeby, neboť volání z instrukčního bufferu je efektivnější než volání z instrukční paměti. Program byl zkompilován na časovém modelu procesoru a časová simulace potvrdila správnost návrhu. Součástí práce jsou rovněž pomocné programy v Pythonu, které slouží ke generaci referenčních výsledků a automatické simulaci a porovnání výsledků simulace s referencí.en
dc.description.abstractThe thesis proposes an energy-efficient processor architecture for computing a Fast Fourier Transform (FFT) using a Transport Triggered Architecture (TTA) template. The architecture was specifically tailored to a custom instruction schedule using several custom functional units (FUs). The instruction schedule for computing the algorithm was developed in a way that most of the computation is done in a loop containing only one instruction word. This word is stored into an instruction loop buffer which is more power-efficient than a regular memory storage. Thus a power consumption can be lowered. A timed model of the processor and the instruction schedule were developed, verified the approach and suggested further improvements. Python programs for generating referencing and an automatic verification of the timed models were developed to aid the design process.cs
dc.description.markAcs
dc.identifier.citationŽÁDNÍK, J. Implementation of Fast Fourier Transformation on Transport Triggered Architecture [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2017.cs
dc.identifier.other102243cs
dc.identifier.urihttp://hdl.handle.net/11012/69388
dc.language.isoencs
dc.publisherVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectrychlá Fourierova transformaceen
dc.subjectTTAen
dc.subjectTCEen
dc.subjectaplikačně-specifický procesoren
dc.subjectPythonen
dc.subjectCen
dc.subjectVHDLen
dc.subjectFast Fourier Transformcs
dc.subjectTransport-Triggered Architecturecs
dc.subjectTTA-Based Co-Design Environmentcs
dc.subjectApplication-Specific Processorcs
dc.subjectPythoncs
dc.subjectCcs
dc.subjectVHDLcs
dc.titleImplementation of Fast Fourier Transformation on Transport Triggered Architectureen
dc.title.alternativeImplementation of Fast Fourier Transformation on Transport Triggered Architecturecs
dc.typeTextcs
dc.type.drivermasterThesisen
dc.type.evskpdiplomová prácecs
dcterms.dateAccepted2017-08-31cs
dcterms.modified2024-05-17-12:53:27cs
eprints.affiliatedInstitution.facultyFakulta elektrotechniky a komunikačních technologiícs
sync.item.dbid102243en
sync.item.dbtypeZPen
sync.item.insts2025.03.26 13:30:40en
sync.item.modts2025.01.17 10:47:02en
thesis.disciplineElektronika a sdělovací technikacs
thesis.grantorVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav radioelektronikycs
thesis.levelInženýrskýcs
thesis.nameIng.cs
Files
Original bundle
Now showing 1 - 3 of 3
Thumbnail Image
Name:
final-thesis.pdf
Size:
1.19 MB
Format:
Adobe Portable Document Format
Description:
final-thesis.pdf
Download
Thumbnail Image
Name:
Posudek-Oponent prace-zadnik_posudek.pdf
Size:
568.16 KB
Format:
Adobe Portable Document Format
Description:
Posudek-Oponent prace-zadnik_posudek.pdf
Download
Thumbnail Image
Name:
review_102243.html
Size:
3.62 KB
Format:
Hypertext Markup Language
Description:
file review_102243.html
Download
Collections
2017