Vzorové úlohy pro hradlová pole

Simple item page
but.committeedoc. Dr. Ing. Kazimierz Peszyński (předseda) doc. Ing. Stanislav Věchet, Ph.D. (místopředseda) doc. Ing. Zdeněk Hadaš, Ph.D. (člen) doc. Ing. Pavel Vorel, Ph.D. (člen) doc. Ing. Tomáš Profant, Ph.D. (člen) Ing. Petr Lošák, Ph.D. (člen) Ing. Zdeněk Majer, Ph.D. (člen) Ing. Oldřich Ševeček, Ph.D. (člen)cs
but.defenceStudent ve vymezeném čase prezentoval svoji bakalářskou práci, dále byly přečteny posudky a zodpovězeny dotazy oponenta. Poté byly členy komise položeny následující otázky související s bakalářskou prací: Je v práci uveden seznam realizovaných úloh? Budou vytvořené úlohy dále využity ve výuce? Je použité programovací prostředí zdarma, nebo jde o placený produkt? Lze uvedený přístup obdobně využít i pro hradlová pole jiných výrobců? Po zodpovězení všech dotazů byla obhajoba celkově hodnocena jako výborná.cs
but.jazykčeština (Czech)
but.programAplikované vědy v inženýrstvícs
but.resultpráce byla úspěšně obhájenacs
dc.contributor.advisorBastl, Michalcs
dc.contributor.authorBajer, Jancs
dc.contributor.refereeSpáčil, Tomášcs
dc.date.accessioned2020-07-30T06:57:38Z
dc.date.available2020-07-30T06:57:38Z
dc.date.created2020cs
dc.description.abstractTato práce se zabývá problematikou hradlových polí a jejich postavením vzhledem k mikroprocesorové technice. Cílem je představit práci s hradlovými poli na sadě základních realizací v rámci oboru mechatronika. Úlohy jsou zpracovány s využitím jazyka VHDL a jsou primárně určeny na zařízení od společnosti Altera / Intel.cs
dc.description.abstractThis thesis introduces the issue of configurable gate arrays and their position with respect to microprocessor technology. The aim is to present work with gate arrays on a set of basic realizations within the field of mechatronics. The examples are processed using VHDL and they are primarily intended for Altera / Intel devices.en
dc.description.markAcs
dc.identifier.citationBAJER, J. Vzorové úlohy pro hradlová pole [online]. Brno: Vysoké učení technické v Brně. Fakulta strojního inženýrství. 2020.cs
dc.identifier.other125123cs
dc.identifier.urihttp://hdl.handle.net/11012/193469
dc.language.isocscs
dc.publisherVysoké učení technické v Brně. Fakulta strojního inženýrstvícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectHradlová polecs
dc.subjectFPGAcs
dc.subjectAlteracs
dc.subjectIntelcs
dc.subjectCyclonecs
dc.subjectVHDLcs
dc.subjectUARTcs
dc.subjectPWMcs
dc.subjectstejnosměrný motorcs
dc.subjectPID regulátorcs
dc.subjectkrokový motorcs
dc.subjectAD převodníkcs
dc.subjectConfigurable gate arrayen
dc.subjectFPGAen
dc.subjectAlteraen
dc.subjectIntelen
dc.subjectCycloneen
dc.subjectVHDLen
dc.subjectUARTen
dc.subjectPWMen
dc.subjectDC motoren
dc.subjectPID controlleren
dc.subjectstepper motoren
dc.subjectAD converteren
dc.titleVzorové úlohy pro hradlová polecs
dc.title.alternativeSamples of examples for configurable gate arrayen
dc.typeTextcs
dc.type.driverbachelorThesisen
dc.type.evskpbakalářská prácecs
dcterms.dateAccepted2020-07-24cs
dcterms.modified2020-07-30-06:55:40cs
eprints.affiliatedInstitution.facultyFakulta strojního inženýrstvícs
sync.item.dbid125123en
sync.item.dbtypeZPen
sync.item.insts2021.11.12 22:09:30en
sync.item.modts2021.11.12 21:06:01en
thesis.disciplineMechatronikacs
thesis.grantorVysoké učení technické v Brně. Fakulta strojního inženýrství. Ústav mechaniky těles, mechatroniky a biomechanikycs
thesis.levelBakalářskýcs
thesis.nameBc.cs
Files
Original bundle
Now showing 1 - 3 of 3
Thumbnail Image
Name:
final-thesis.pdf
Size:
1.56 MB
Format:
Adobe Portable Document Format
Description:
final-thesis.pdf
Download
Thumbnail Image
Name:
appendix-1.zip
Size:
74.61 KB
Format:
zip
Description:
appendix-1.zip
Download
Thumbnail Image
Name:
review_125123.html
Size:
7.2 KB
Format:
Hypertext Markup Language
Description:
review_125123.html
Download
Collections
2020