Jednotky pro asynchronní přechody v obvodech FPGA
| but.committee | doc. Ing. Ivan Szendiuch, CSc. (předseda) prof. Ing. Dalibor Biolek, CSc. (místopředseda) Ing. Břetislav Mikel, Ph.D. (člen) doc. Ing. Jan Pekárek, Ph.D. (člen) Ing. Miroslav Zatloukal (člen) | cs |
| but.defence | Student seznámil státní zkušební komisi s řešením své bakalářské práce a zodpověděl otázky a připomínky oponenta. Dále odpověděl na otázky komise: 1) Co znamená zkratka Open Loop SMD? 2) Čím se zabývala případová studie? 3) Jsou časové intervaly v desítkách pikosekund reálné? Jak byly určeny? 4) Byla určena analýza chybovosti převodu? | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Elektrotechnika, elektronika, komunikační a řídicí technika | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Bohrn, Marek | cs |
| dc.contributor.author | Cabal, Jakub | cs |
| dc.contributor.referee | Fujcik, Lukáš | cs |
| dc.date.accessioned | 2019-05-17T14:24:44Z | |
| dc.date.available | 2019-05-17T14:24:44Z | |
| dc.date.created | 2015 | cs |
| dc.description.abstract | Cílem této práce je provést rozbor a implementaci jednotek pro řešení asynchronních přechodů v obvodech FPGA. Tyto přechody jsou nevyhnutelné ve složitějších obvodových návrzích a jejich nesprávná implementace může vést ke ztrátě nebo poškození dat. Dále se práce zaměřuje na aplikování správných omezujících podmínek (constraints). V praktické části této práce je popsána realizovaná knihovna asynchronních přechodů. Dále praktická část práce popisuje vytvořenou metodiku použití asynchronních přechodů, jejíž uplatnění je demonstrováno na případové studii v obvodu síťové karty vytvořeném pro akceleračníkartu COMBO-80G. | cs |
| dc.description.abstract | The aim of this thesis is to analyze the options for implementation of asynchronous modules for clock domain crossing in an FPGA circuit. Such crossings are inevitable in moderately complex firmware designs and can lead to data corruption or loss, if implemented incorrectly. Furthermore, the work deals with application of correct constraints. The practical part of this work describes an implemented library of clock domain crossing modules. Further, the practical part describes a created methodology for use of clock domain crossing modules, whose application is demonstrated in a case study of a network interface card circuit created for the acceleration card COMBO-80G. | en |
| dc.description.mark | A | cs |
| dc.identifier.citation | CABAL, J. Jednotky pro asynchronní přechody v obvodech FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2015. | cs |
| dc.identifier.other | 85920 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/40814 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | FPGA | cs |
| dc.subject | VHDL | cs |
| dc.subject | asynchronní přechod | cs |
| dc.subject | FIFO | cs |
| dc.subject | omezující podmínky | cs |
| dc.subject | FPGA | en |
| dc.subject | VHDL | en |
| dc.subject | clock domain crossing | en |
| dc.subject | FIFO | en |
| dc.subject | constraints | en |
| dc.title | Jednotky pro asynchronní přechody v obvodech FPGA | cs |
| dc.title.alternative | Asynchronous communication interfaces in FPGA | en |
| dc.type | Text | cs |
| dc.type.driver | bachelorThesis | en |
| dc.type.evskp | bakalářská práce | cs |
| dcterms.dateAccepted | 2015-06-15 | cs |
| dcterms.modified | 2015-06-17-15:45:14 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta elektrotechniky a komunikačních technologií | cs |
| sync.item.dbid | 85920 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2021.11.12 13:58:07 | en |
| sync.item.modts | 2021.11.12 12:56:09 | en |
| thesis.discipline | Mikroelektronika a technologie | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav mikroelektroniky | cs |
| thesis.level | Bakalářský | cs |
| thesis.name | Bc. | cs |