Editor jazyka VHDL
| but.committee | prof. Ing. Lukáš Sekanina, Ph.D. (předseda) doc. Ing. Jiří Kunovský, CSc. (místopředseda) doc. Mgr. Lukáš Holík, Ph.D. (člen) doc. Ing. Petr Matoušek, Ph.D., M.A. (člen) Ing. Igor Szőke, Ph.D. (člen) | cs |
| but.defence | Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm " C ". Otázky u obhajoby: Plánujete zveřejnění aplikace na některém volně dostupném úložišti? Bylo by možné rozšířit editor o podporu pro jiné HDL jazyky (např. Verilog)? Jak moc by to bylo obtížné? | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Informační technologie | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Kajan, Michal | cs |
| dc.contributor.author | Balaš, Filip | cs |
| dc.contributor.referee | Korček, Pavol | cs |
| dc.date.created | 2013 | cs |
| dc.description.abstract | Tato práce popisuje návrh a vývoj editoru pro jazyk VHDL, který umožňuje práci s grafickou reprezentaci obvodu, pomocí které je možno provádět změny propojení komponent a jejich hierarchii. Tyto změny se následně promítnout zpět do textové podoby. Práce také popisuje základy členění VHDL kódu a některé konstrukce tohoto jazyka. | cs |
| dc.description.abstract | This work describes design and development of editor for VHDL language, which allows to work with graphical representation of circuit, with which is possible make changes in connections of components and their hierarchy. The changes in in the graphical representation are reflected to the source code. This work also describes basics of VHDL code structure and some constructs of this language. | en |
| dc.description.mark | C | cs |
| dc.identifier.citation | BALAŠ, F. Editor jazyka VHDL [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2013. | cs |
| dc.identifier.other | 78991 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/54816 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | VHDL | cs |
| dc.subject | editor | cs |
| dc.subject | hierarchie komponent | cs |
| dc.subject | signály | cs |
| dc.subject | Python | cs |
| dc.subject | PyQt | cs |
| dc.subject | QScintilla | cs |
| dc.subject | PLY | cs |
| dc.subject | VHDL | en |
| dc.subject | editor | en |
| dc.subject | component hierarchy | en |
| dc.subject | signals | en |
| dc.subject | Python | en |
| dc.subject | PyQt | en |
| dc.subject | QScintilla | en |
| dc.subject | PLY | en |
| dc.title | Editor jazyka VHDL | cs |
| dc.title.alternative | Editor for VHDL Language | en |
| dc.type | Text | cs |
| dc.type.driver | bachelorThesis | en |
| dc.type.evskp | bakalářská práce | cs |
| dcterms.dateAccepted | 2013-06-12 | cs |
| dcterms.modified | 2020-05-09-23:43:21 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
| sync.item.dbid | 78991 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.18 17:57:56 | en |
| sync.item.modts | 2025.01.15 19:37:32 | en |
| thesis.discipline | Informační technologie | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů | cs |
| thesis.level | Bakalářský | cs |
| thesis.name | Bc. | cs |