Mapování algoritmů do technologie FPGA s využitím nástrojů vysokoúrovňové syntézy
| but.committee | prof. Ing. Václav Dvořák, DrSc. (předseda) doc. Ing. Vladimír Janoušek, Ph.D. (místopředseda) Ing. Vladimír Bartík, Ph.D. (člen) doc. Ing. Petr Matoušek, Ph.D., M.A. (člen) Ing. Aleš Smrčka, Ph.D. (člen) | cs |
| but.defence | Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm " C ". Otázky u obhajoby: Je možné odstranit datové závislosti způsobené proměnnými obuf_cnt a ibuf_cnt? Pokud ano, jaký vliv to bude mít na výsledné parametry obvodu? | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Informační technologie | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Kořenek, Jan | cs |
| dc.contributor.author | Kupka, David | cs |
| dc.contributor.referee | Martínek, Tomáš | cs |
| dc.date.created | 2011 | cs |
| dc.description.abstract | Tato práce se zabývá způsoby popisu hardware. Představuje metody používané při syntéze popisu a následně na sadě algoritmů porovnává dnes běžný nízkoúrovňový popis v jazyce VHDL s nově nastupující vysokoúrovňovou syntézou, kdy je komponenta popisována na algoritmické úrovni ve vyšším programovacím jazyce. Předmětem srovnání je poměr času potřebného pro implementaci a optimálnosti výsledné komponenty. | cs |
| dc.description.abstract | This thesis deals with ways to describe hardware. It presents the methods used in the synthesis of the description and then it compares on a set of algorithms currently common low level description in VHDL with the newly emerging high-level synthesis, where a component is described at a algorithmic level in higher programming language. The object of comparison is the ratio of time required for implementation and optimality of the resulting components. | en |
| dc.description.mark | C | cs |
| dc.identifier.citation | KUPKA, D. Mapování algoritmů do technologie FPGA s využitím nástrojů vysokoúrovňové syntézy [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2011. | cs |
| dc.identifier.other | 42814 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/55739 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | Vyskoúrovňová syntéza | cs |
| dc.subject | VHDL | cs |
| dc.subject | syntéza | cs |
| dc.subject | popis hardware | cs |
| dc.subject | srovnání | cs |
| dc.subject | High-Level Synthesis | en |
| dc.subject | VHDL | en |
| dc.subject | synthesis | en |
| dc.subject | hardware description | en |
| dc.subject | comparsion | en |
| dc.title | Mapování algoritmů do technologie FPGA s využitím nástrojů vysokoúrovňové syntézy | cs |
| dc.title.alternative | Mapping of Algorithms to FPGA Using High-Level Synthesis Tools | en |
| dc.type | Text | cs |
| dc.type.driver | bachelorThesis | en |
| dc.type.evskp | bakalářská práce | cs |
| dcterms.dateAccepted | 2011-06-13 | cs |
| dcterms.modified | 2020-05-09-23:42:59 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
| sync.item.dbid | 42814 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.18 17:50:30 | en |
| sync.item.modts | 2025.01.17 11:50:48 | en |
| thesis.discipline | Informační technologie | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů | cs |
| thesis.level | Bakalářský | cs |
| thesis.name | Bc. | cs |