Integrace formálních technik do procesu verifikace procesoru RISC-V
| but.committee | doc. Ing. Ondřej Ryšavý, Ph.D. (předseda) doc. Dr. Ing. Otto Fučík (místopředseda) doc. Ing. Michal Bidlo, Ph.D. (člen) Ing. Ondřej Lengál, Ph.D. (člen) Ing. Igor Szőke, Ph.D. (člen) | cs |
| but.defence | Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm B. Otázky u obhajoby: Můžete uvést, do jaké míry jsou Vámi implementovaná tvrzení použitelná i na ostatních procesorech od firmy Codasip implementujících instrukční sadu RISC-V - konkrétně procesorech Bk5 a Bk7? Do jaké míry je nutné daná tvrzení změnit v případě verifikace procesoru založeného na 64-bitové verzi RISC-V specifikace? | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Informační technologie | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Hruška, Tomáš | cs |
| dc.contributor.author | Horký, Jakub | cs |
| dc.contributor.referee | Šnobl, Pavel | cs |
| dc.date.accessioned | 2023-07-17T08:59:32Z | |
| dc.date.available | 2023-07-08 | cs |
| dc.date.available | 2023-07-17T08:59:32Z | |
| dc.date.created | 2020 | cs |
| dc.description.abstract | Tato práce krátce rozebírá architekturu RISC-V a návrh procesorů a jak jednoduše může vzniknout chyba při jejich vytváření. Dále popisuji, jakým způsobem se snaží funkční verifikace tyto chyby odhalit a jaké jsou její výhody a nedostatky. Konkrétněji se zaměřím, jak vypadá verifikační prostředí podle UVM. Popisuji, jakým způsobem do funkční verifikace zapadá formální verifikace a jaké jsou dostupné nástroje pro formální verifikaci. Ke konci této práce popisuji konkrétně způsob mého postupu při psaní tvrzení (psaných v SVA jazyce) pro RISC-V procesor za použití nástroje pro formální verifikaci tvrzení. Při využití těchto tvrzení pro ověření procesoru v pozdější fázi vývoje, kdy funkční verifikace již měla možnost většinu chyb odhalit, se mi přesto podařilo několik chyb najít. | cs |
| dc.description.abstract | This thesis provides a brief overview of the RISC-V architecture, design of processors, and how easily a bug can arise during the development. Then this thesis describes the way functional verification tries to discover those bugs and what are its pros and cons. More specifically, the thesis focuses on what the verification environment in UVM look like. Then the thesis describes, how formal verification fits in to the functional verification and shows the tools that are available for formal verification. The final part of this thesis, describes the process of how I wrote the assertions (written in SVA) for a RISC-V processor, using a property checking tool. Using these assertions for verifying a processor in the late stage of development, when functional verification already had the possibility to discover most of the bugs, I still was able to discover few of those bugs. | en |
| dc.description.mark | B | cs |
| dc.identifier.citation | HORKÝ, J. Integrace formálních technik do procesu verifikace procesoru RISC-V [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2020. | cs |
| dc.identifier.other | 129040 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/212673 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
| dc.rights | Přístup k plnému textu prostřednictvím internetu byl licenční smlouvou omezen na dobu 3 roku/let | cs |
| dc.subject | funkční verifikace | cs |
| dc.subject | formální verifikace | cs |
| dc.subject | UVM | cs |
| dc.subject | SVA | cs |
| dc.subject | tvrzení | cs |
| dc.subject | RISC-V. | cs |
| dc.subject | functional verification | en |
| dc.subject | formal verification | en |
| dc.subject | UVM | en |
| dc.subject | SVA | en |
| dc.subject | assertions | en |
| dc.subject | RISC-V | en |
| dc.title | Integrace formálních technik do procesu verifikace procesoru RISC-V | cs |
| dc.title.alternative | Enriching the Process of Verification of RISC-V Processor with Formal Techniques | en |
| dc.type | Text | cs |
| dc.type.driver | bachelorThesis | en |
| dc.type.evskp | bakalářská práce | cs |
| dcterms.dateAccepted | 2020-07-08 | cs |
| dcterms.modified | 2020-07-13-23:41:08 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
| sync.item.dbid | 129040 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2023.07.17 10:59:32 | en |
| sync.item.modts | 2023.07.17 09:50:48 | en |
| thesis.discipline | Informační technologie | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav informačních systémů | cs |
| thesis.level | Bakalářský | cs |
| thesis.name | Bc. | cs |
Files
Original bundle
1 - 3 of 3
Loading...
- Name:
- Posudek-Vedouci prace-22489_v.pdf
- Size:
- 85.59 KB
- Format:
- Adobe Portable Document Format
- Description:
- Posudek-Vedouci prace-22489_v.pdf
Loading...
- Name:
- Posudek-Oponent prace-22489_o.pdf
- Size:
- 88.39 KB
- Format:
- Adobe Portable Document Format
- Description:
- Posudek-Oponent prace-22489_o.pdf
Loading...
- Name:
- review_129040.html
- Size:
- 1.46 KB
- Format:
- Hypertext Markup Language
- Description:
- review_129040.html