Mapování vyhledávacích tabulek z jazyka P4 do technologie FPGA

Abstract

Diplomová práca sa zaoberá návrhom a implementáciou mapovania vyhľadávacích tabuliek jazyka P4 do technológie FPGA. Cieľom práce bolo popísať kľúčové princípy, ktoré je potrebné pochopiť na vytvorenie návrhu samotného mapovania a fungovania potrebných algoritmov, tieto princípy aplikovať v rámci implementácie a analyzovať výsledné riešenie z pohľadu rýchlosti a náročnosti na pamäť a zdroje cieľovej architektúry. Výsledok práce poskytuje konfigurovateľnú hardvérovú jednotku schopnú klasifikovať pakety a jej prepojenie na vyhľadávacie tabuľky jazyka P4. Riešenie využíva algoritmus DCFL a oproti algoritmom HiCuts a HyperCuts dosahuje v najhoršom prípade porovnateľné priepustnosti, ale vyžaduje podstatne menej pamäte.This thesis deals with design and implementation of mapping of match action tables from P4 language to FPGA technology. Goal of the thesis was to describe key principles, which need to be understood in order to design such a mapping and function of algorithms needed, apply these principles by implementing them and analyze the speed and memory requirements of such an implementation. Outcome provides configurable hardware unit capable of classifying packets and connection between the unit and match action tables from P4 language. The implementation is based on DCFL algorithm and requires less memory compared to HiCuts and HyperCuts algorithms while being comparably fast at worst-case scenarios.