Periferie procesoru RISC-V
Loading...
Date
Authors
Vavro, Tomáš
Advisor
Referee
Mark
D
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta informačních technologií
ORCID
Abstract
Platforma RISC-V je jedným z lídrov v odvetví počítačových a vstavaných systémov. Pri čoraz väčšej miere využívania takýchto systémov rastie dopyt po dostupných perifériách pre implementácie tejto platformy. Táto práca sa zaoberá procesorom FU540-C000 od spoločnosti SiFive, ktorý je jednou z implementácií architektúry RISC-V, a jeho základnými perifériami. Na základe analýzy bol spomedzi periférií tohoto procesoru zvolený obvod UART slúžiaci pre asynchrónnu sériovú komunikáciu. Cieľom tejto diplomovej práce je danú perifériu navrhnúť a implementovať v niektorom z jazykov pre popis číslicových obvodov, a následne vytvoriť verifikačné prostredie, prostredníctvom ktorého bude overená funkčnosť implementácie.
The RISC-V platform is one of the leaders in the computer and embedded systems industry. With the increasing use of these systems, the demand for available peripherals for the implementations of this platform is growing. This thesis deals with the FU540-C000 processor from SiFive company, which is one of the implementations of the RISC-V architecture, and its basic peripherals. Based on the analysis, an UART circuit for asynchronous serial communication was selected from the peripherals of this processor. The aim of this master thesis is to design and implement the peripheral in one of the languages for the description of digital circuits, and then create a verification environment, through which the functionality of the implementation will be verified.
The RISC-V platform is one of the leaders in the computer and embedded systems industry. With the increasing use of these systems, the demand for available peripherals for the implementations of this platform is growing. This thesis deals with the FU540-C000 processor from SiFive company, which is one of the implementations of the RISC-V architecture, and its basic peripherals. Based on the analysis, an UART circuit for asynchronous serial communication was selected from the peripherals of this processor. The aim of this master thesis is to design and implement the peripheral in one of the languages for the description of digital circuits, and then create a verification environment, through which the functionality of the implementation will be verified.
Description
Keywords
RISC-V , procesor , UART , sériová komunikácia , VHDL , návrh číslicových systémov , SystemVerilog , UVM , Universal Verification Methodology , funkčná verifikácia číslicových systémov , RISC-V , processor , UART , serial communication , VHDL , design of digital systems , SystemVerilog , UVM , Universal Verification Methodology , functional verification of digital systems
Citation
VAVRO, T. Periferie procesoru RISC-V [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2021.
Document type
Document version
Date of access to the full text
Language of document
cs
Study field
Počítačové a vestavěné systémy
Comittee
prof. Ing. Lukáš Sekanina, Ph.D. (předseda)
doc. Dr. Ing. Otto Fučík (místopředseda)
doc. Ing. Vladimír Drábek, CSc. (člen)
Ing. Zbyněk Křivka, Ph.D. (člen)
doc. Ing. Tomáš Martínek, Ph.D. (člen)
Ing. Aleš Smrčka, Ph.D. (člen)
Date of acceptance
2021-06-21
Defence
Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných (např. důvod implementace pouze jedné periferie pro RISC-V, použití relativně starších nástrojů a FPGA obvodů, odhalení chyb při verifikaci vytvořeného řešení). Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm D - uspokojivě . Otázky u obhajoby: V závěru práce tvrdíte, že vaše implementace "splňuje požiadavky zo špecifikácie procesoru FU540-C000 a je kompatibilná s jeho linuxovým ovládačom" . Ověřoval jste pravdivost tohoto tvrzení na reálném procesoru nebo v hardwarové realizaci vaší implementace? Výsledky syntézy jsou v práci uvedeny jenom pro zastaralý nástroj Xilinx ISE 13.1. (rok vydání 2011) a čip XC3S50 z rodiny Spartan-3 (rok 2013). Byl nějaký důvod pro zvolení těchto neaktuálních verzí? Jaké parametry dosahuje implementace při syntéze na moderních čipech (např. nástroj Xilinx Vivado a čip rodiny UltraScale+ nebo nástroj Intel Quartus a čip rodiny Stratix10/Agilex)? V práci uvádíte několik existujících implementací UART modulu. Jak vypadají výsledky syntézy vaší implementace v porovnání s nimi? Co je zdrojem případných rozdílu ve spotřebovaných zdrojích/frekvenci? Bylo u přijímací strany verifikováno také zotavení (nezaseknutí se) obvodu z chybného příjmu dat?
Result of defence
práce byla úspěšně obhájena