ANALÝZA MOŽNOSTÍ SIMULÁCIE A IMPLEMENTÁCIE AUTOSYNCHRÓNNYCH SUBSYSTÉMOV V OBVODOCH VLSI

Abstract

Práca sa zaoberá analýzou riešenia problémov synchrónnych číslicových obvodov. Výsledkom je vytvorenie metodiky pre návrh autosynchrónnych obvodov, definovanie ich časových parametrov na základe simulačných modelov a stanovenie podmienok pre ich správnu funkciu. Pre jednoduchý návrh týchto obvodov bola vytvorená metodika transformácie RTL popisu synchrónneho stavového automatu vo VHDL na autosynchrónny automat pri minimálnych zmenách. Nasleduje porovnanie transformovaných stavových automatov s ich originálnymi synchrónnymi predlohami v parametroch ako sú plocha čipu, prúdová spotreba a časovanie. Na záver práce je uvedené teoretické porovnanie rôznych typov synchronizácií (synchrónny, autosynchrónny, asynchrónny vo fundamentálnom režime, EAIC, Bundled-data, Dual-rail) na jednom príklade stavového automatu pri rovnakých technologických parametroch.This thesis focuses on problem-solution analysis of synchronous digital circuits; the results of which are autosynchronous circuit design methodology, timing parameter definitions based on simulation models and constraint settings. The RTL transformation of the synchronous state machine in VHDL language to an autosynchronous state machine was created with minimal modifications for the simple design of these circuits. Following this, a comparison of the transformed state machines with their synchronous originals in parameters such as chip area, current consumption and timing specification domain is introduced. The summation of this thesis displays a theoretical comparison of several types of synchronization (synchronous, autosynchronous, fundamental asynchronous, EAIC, Bundled-data, Dual-rail) which are presented on the single state machine example with the same technology parameters.