Komunikace uvnitř hardwarově akcelerovaného obvodu
Loading...
Date
Authors
Rosa, Michal
ORCID
Advisor
Referee
Mark
D
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract
Programovateľné hradlové polia (FPGA) sú polovodičové zariadenia, ktoré sú založené na matici konfigurovateľných logických blokov (CLB) prepojených programovateľnými prepojeniami. FPGA sa dajú po výrobe preprogramovať na požadované aplikácie podľa funkčných požiadaviek. Táto vlastnosť odlišuje FPGA od aplikačne špecifických integrovaných obvodov (ASIC), ktoré sa vyrábajú na zákazku pre špecifické konštrukčné úlohy. Hoci sú k dispozícii jednorazovo programovateľné (OTP) FPGA, prevládajú typy založené na pamäti SRAM, ktoré možno preprogramovať podľa vývoja návrhu.
Field Programmable Gate Arrays (FPGAs) are semiconductor devices that are based around a matrix of configurable logic blocks (CLBs) connected via programmable interconnects. FPGAs can be reprogrammed to desired application or functionality requirements after manufacturing. This feature distinguishes FPGAs from Application Specific Integrated Circuits (ASICs), which are custom manufactured for specific design tasks. Although one-time programmable (OTP) FPGAs are available, the dominant types are SRAM based which can be reprogrammed as the design evolves.
Field Programmable Gate Arrays (FPGAs) are semiconductor devices that are based around a matrix of configurable logic blocks (CLBs) connected via programmable interconnects. FPGAs can be reprogrammed to desired application or functionality requirements after manufacturing. This feature distinguishes FPGAs from Application Specific Integrated Circuits (ASICs), which are custom manufactured for specific design tasks. Although one-time programmable (OTP) FPGAs are available, the dominant types are SRAM based which can be reprogrammed as the design evolves.
Description
Citation
ROSA, M. Komunikace uvnitř hardwarově akcelerovaného obvodu [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2023.
Document type
Document version
Date of access to the full text
Language of document
cs
Study field
bez specializace
Comittee
prof. Ing. Jan Hajný, Ph.D. (předseda)
JUDr. Pavel Loutocký, BA (Hons), Ph.D. (místopředseda)
Ing. Pavel Mašek, Ph.D. (člen)
Ing. Ondřej Rášo, Ph.D. (člen)
Ing. Tomáš Mácha, Ph.D. (člen)
Ing. Tomáš Gerlich (člen)
Date of acceptance
2023-06-13
Defence
Student prezentoval výsledky své práce a komise byla seznámena s posudky.
Otázky
1)V zadání práce je zmíněn obvod Zynq-7000. Proč nakonec používáte vývojovou desku s obvodem Artix-7?
2)Proč jste se nakonec rozhodl pro vytvoření "bare metal" aplikace na softwarové straně a nikoliv pro využití OS Linux, jak máte uvedeno v zadání práce?
3)Je knihovna algoritmu AES převzata nebo vaším přínosem ?
4)Kolik procent implementace algoritmu AES je vaším skutečným přínosem?
5)Z jakého důvodu je praktická část velice stručná?
Komise se shodla na hodnocení navrženém vedoucím i oponentem a udělili studentovi známku F, a to zejména z důvodu chybějících odkazů na některé zdroje zdrojových kódů použitých v práci a nepřesvědčivého prokázání funkčnosti výsledku práce. Dále nebylo možné zhodnotit skutečný přínos studenta a ani student nebyl schopen na položené související dotazy odpovědět (např. otázka č. 4).
Result of defence
práce nebyla úspěšně obhájena
Document licence
Standardní licenční smlouva - přístup k plnému textu bez omezení