UVM verifikační prostředí pro systém DMA Medusa - Petruška, Zdenko (Vysoké učení technické v Brně. Fakulta informačních technologií, 2023)
Práca pojednáva o návrhu a implementácií verifikačného prostredia systému DMA Medusa, ktorý je určený pre vysokorýchlostný prenos sieťových dát medzi pamäťou RAM a sieťovou kartou. Verifikačné prostredie je vytvorené podľa metodiky UVM. Jeho cieľom je odhaliť funkčné chyby pomocou náhodných testov. Pred implementáciou boli definované požiadavky na vytvorené prostredie. Požiadavky vychádzajú zo špecifikácie systému a analýzy predchádzajúceho prostredia, ktoré bolo implementované podľa odlišnej metodiky. Úlohou vytvoreného prostredia je implementovať funkcionalitu pôvodného, prípadne ju vhodne rozšíriť. Nové prostredie rozširuje generovanie stimulu v rámci pamäťového modelu. Naviac implementuje aj funkčné pokrytie vybraných vlastností. U pamäťového modelu je generovanie rozšírené o náhodné poradie odbavovania požiadavkov. Funkčným pokrytím sa overuje, že generovaný stimul spĺňa požadované vlastnosti. Zameriava sa na komunikáciu verifikovaného systému s pamäťou a sieťovou komponentou.

This thesis describes design and implementation of verification environment for system DMA Medusa. DMA Medusa is hardware system used for high speed transmissions between network card and RAM. Verification environment is developed in SystemVerilog using UVM. Environment is designed with intention to find functional bugs using top level random stimulus. Testbench requirements have been defined prior to its implementation. Requirements are based on system specification and previous version of testbench. Previous version has been based on different methodology. New testbench implements the functionality of previous one. In addition, some functionality has been exteded. Implemented testbench extends previous memory model by serving memory requests in random order. It also implements functional coverage focused on communication with memory and network card. Goal of functional coverage is to monitor quality of generated stimulus.
UVM Verification of DMA Medusa System
Keywords: DMA; Funkčná verifikácia; UVM; SystemVerilog; Multi zbernice.; DMA; Functional verification; UVM Methodology; SystemVerilog; Multi buses.