UVM verifikace komponent pro sběrnice MFB a MVB - Marushchenko, Yaroslav (Vysoké učení technické v Brně. Fakulta informačních technologií, 2025)
Práce se zabývá návrhem a implementací funkční verifikace zvolených FPGA komponent využívajících sběrnice Multi Value Bus (MVB) a Multi Frame Bus (MFB) jako vstupní a výstupní rozhraní. Funkční verifikace jsou navrženy na základě metodiky Universal Verification Methodology (UVM). Implementace všech verifikací je realizována v jazyce SystemVerilog s využitím frameworku vytvořeného sdružením CESNET. Součástí práce je návrh verifikačního prostředí, vytvoření verifikačního plánu a jeho implementace. Navržená prostředí zahrnují měření funkčního pokrytí, které umožňuje zhodnotit úplnost provedených testů, a kontrolní příkazy assert, jež slouží k odhalování případných chyb v návrhu během simulačního procesu. Práce dále analyzuje dosažené výsledky funkční verifikace, diskutuje naplnění stanoveného verifikačního plánu a zkoumá dosaženou míru funkčního pokrytí. Dosažené výsledky mohou sloužit jako základ pro další funkční verifikace podobných FPGA komponent.

The thesis focuses on the design and implementation of functional verification for selected FPGA components utilizing Multi Value Bus (MVB) and Multi Frame Bus (MFB) as input and output interfaces. The functional verifications are designed based on the Universal Verification Methodology (UVM). All verifications are implemented in SystemVerilog using a framework developed by the CESNET association. The thesis includes the design of the verification environment, the creation of a verification plan, and its implementation. The proposed environments incorporate functional coverage measurement, enabling the evaluation of test completeness, and assert commands, which are used to detect potential design errors during the simulation process. Furthermore, the thesis analyzes the achieved functional verification results, discusses the fulfillment of the defined verification plan, and examines the attained level of functional coverage. The results can serve as a foundation for further functional verifications of similar FPGA components.
UVM Verification of Components for MFB and MVB Buses
Keywords: Funkční verifikace; Verifikační plán; UVM; SystemVerilog; FPGA; Multi-sběrnice; MVB; MFB; Functional verification; Verification plan; UVM; SystemVerilog; FPGA; Multi Buses; MVB; MFB