Implementace laditelného číslicového filtru do obvodu FPGA - Štěpán, Matěj (Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií, 2023)
Práce se zabývá problematikou návrhu číslicových IIR filtrů. V práci jsou představeny základní struktury IIR filtrů včetně kaskádové struktury SOS. V teoretické části je posouzena vhodnost koeficientů přenosové funkce, získaných pomocí nástroje Filter Designer, pro laditelný IIR filtr implementovaný do obvodu FPGA. V praktické části je popsán navržený laditelný IIR filtr v jazyce VHDL.

Proposed bachelor thesis is focused on the design of an IIR filter. This work presents common structures of IIR filters including cascaded SOS structure. The outcome of this work is a summary of theory, assessment of the transfer function coefficients generated by the Filter Designer tool for a tunable IIR filter implemented on an FPGA and finally an implementation of a filter described in VDHL.
Implementation of tunable digital filter into FPGA
Keywords: IIR; číslicový filtr; FPGA; SOS; laditelný; Filter Designer; MATLAB; DSP; RAM; VHDL; IIR; digital filter; FPGA; SOS; tunable; Filter Designer; MATLAB; DSP; RAM; VHDL