OTISK, L. Implementace audio ekvalizéru v hradlovém poli FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2010.

Posudek vedoucího

Kváš, Marek

Cílem práce bylo navrhnout ekvalizér pro zpracování zvuku a implementovat jej do hradlového pole FPGA. Student musel nejprve nastudovat principy fungování ekvalizéru, problematiku návrhu digitálních filtrů a možnosti jejich implementace (včetně implementace v pevné řádové čárce). V další části práce se musel seznámit s technologií FPGA a nezbytnými vývojovými nástroji včetně jazyka VHDL. Úspěšně implementoval jednu z možných variant provedení grafického ekvalizéru. Jako vedlejší produkt musel také implementovat jednoduchou komunikaci po sběrnici I2C a řízení AD a DA převodníku. Přestože tyto úkoly překračují rámec znalostí nabytých v bakalářském studiu, student byl schopen potřebnou problematiku dostudovat a problémy vyřešit. Student se práci věnoval s přiměřeným úsilím. Konzultace probíhaly pravidelně dle dohody s vedoucím práce. Na konzultace přicházel vždy připraven s konkrétními problémy. Jednotlivé části projektu se snažil řešit samostatně. V některých případech se až příliš upínal k jednoduchým řešením bez analýzy jejich vlastností. To například vedlo k poměrně nízké maximální pracovní frekvenci jeho řešení. I přes drobné nedostatky práce plně odpovídá úrovni bakalářské práce.

Posudek oponenta

Valach, Soběslav

Předložená bakalářská práce se zabývá návrhem a praktickou realizací grafického ekavalizéru do hradlového pole typu FPGA. Především se jedná o návrh číslicových filtrů a jejich následnou implementaci do FPGA Cyclone III. Součástí práce je ověření navrženého řešení na platformě PC v simulačním programu Matlab, následně převod čísel v plovoucí řadové čárce do aritmetiky s pevnou řadovou čárkou a ověření řešení v jazyku C. Posledním krokem je paralelizace algoritmu a následná implementace do FPGA. Vlastní implementační část je rozdělena na jednotlivé bloky, které provádějí nejen vlastní filtraci ale i nastavování parametrů AD a AD převodníku, vzorkování analogového signálu a samotné ovládání ekvalizéru. Práce je správně logicky rozdělena do devíti kapitol. V úvodních kapitolách popisuje vlastnosti a charakteristiky číslicových filtrů, diskutuje různé varianty zapojení - I a II kanonická forma, kaskádní zapojení a další. Následující kapitoly jsou věnovány teoretickému rozboru funkce grafického ekvalizéru a variant implementace do paralelních struktur FPGA. Závěrečná část je věnována implementaci jednotlivých funkcí a ověření na reálných HW prostředcích. Po odborné stránce lze práci prakticky vytknout drobné nedostatky v textové části a nedostatečnou diskuzi dosažených výsledků - např. zobrazení spektrálních charakteristik po průchodu signálu ekvalizérem. Předložená práce splňuje všechny body zadání a lze ji doporučit k obhajobě.

eVSKP id 30907