KABÁTNÍK, V. Převodníkový modul s rychlou sériovou komunikační linkou [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2016.
Bakalářské práce na téma „Převodníkový modul s rychlou sériovou komunikační linkou“ se zabývala primárně protokolem JESD204B a návrhem IP Core tohoto protokolu pro FPGA řady Kintex společnosti Xilinx. V rámci páce bylo vytvořeno několik VHDL modulů, simulací a návrh připojení k FPGA. Práce patří k obtížným z důvodu studia obsáhlých materiálů, specifikací JEDS204x, architektur FPGA, rychlých komunikačních tranceiverů, přenosu a formátování dat. Dále bylo třeba proniknout do jazyka VHDL, ve kterém byly předložené moduly kódovány a detailů implementace v systému Xilinx Vivado. Pan Kabátník k práci přistupoval aktivně, odpovědně a s plným nasazením. Na vlastní realizaci projektu pracoval samostatně a řešenou problematiku pravidelně konzultoval. V poslední fázi se dostal do časové tísně, což se významně odráží nejen v textové částí práce ale i v prezentovaných výsledcích.
Cílem práce bylo podle zadání realizovat obvodové a firmwarové (dále jen FW) řešení AD či DA převodníkového modulu s rychlostí větší než 1Gbit/s. Zadání pak člení práci do několika bodů: nastudování technik sériového přenosu dat, studium vhodných standardů, návrh obvodového řešení, tvorba FW(pro FPGA), ověření funkce na reálném systému s měřením jitteru, latence a dalších charakteristik. Zřejmě podle pokynů vedoucího práce pak byl zvolen jako základ modulu převodník ADC34J25, který využívá pro přenos dat rozhraní podle standardu JESD204B. Zadání považuji za velmi náročné a šíří znalostí a dovedností potřebných k jeho detailnímu řešení ve všech bodech značně přesahující obvyklou náročnost bakalářské práce. S tímto vědomím je nutné pohlížet i na konečné výsledky. V kapitole 2 autor srovnává standard JESD204 s použitím LVDS. Správně uvádí hlavní výhody a nevýhody JESD204. Kapitola 3 podrobněji popisuje strukturu a fungování JESD204. Vlastní popis standardu je místy nesrozumitelný, ale ukazuje, že se autor jeho studiu věnoval a nejdůležitější prvky standardu popsal. Text ovšem také naznačuje, že účel některých mechanismů jako kódování 8b/10b a scramblování není jasný. Kapitoly 2 a 3 tedy částečně plní první dva body zadání. Následující část (kapitola 4) se velmi stručně věnuje obvodovému řešení modulu. Z textu není jasné, zda modul byl opravdu navržen autorem práce – v tom případě bych očekával výrazně větší rozsah této kapitoly, nebo mu byl pouze dán k dispozici či byl výsledkem spolupráce – tady bych očekával jasný odkaz na původ návrhu a podíl na něm. Kapitola 5 „Vlastní implementace firmwaru“ na asi čtyřech stranách popisuje v podstatě hlavní část práce. Jsou zde popsány stavové automaty nutné k implementaci protokolu. Nejsou zde bohužel uvedeny žádné výsledky simulací navržených bloků, nebo nějaké jiné podklady dokládající funkcionalitu. Přiložené CD obsahuje implementaci zmíněných automatů ve VHDL, ale zdrojové kódy nejsou použity v nějakém uceleném projektu ani simulaci. Fungující část projektu na CD se zdá být vygenerována jako součást IP od firmy Xilinx, které implementuje nejnižší vrstvy JESD204. Vygenerování a zprovoznění tohoto IP vyžaduje základní znalosti nástrojů pro vývoj aplikací FPGA a zmíněné implementace stavových automatů ukazují základní znalost jazyka VHDL, nedokládá však funkční řešení. Hodnotu práce snižuje i absence blokového schématu celého systému, které by ukázalo, která část projektu je vygenerována nástroji Xilinx a pouze parametrizována, co je implementováno autorem a kde v systému se nachází jím navržené stavové automaty, transportní vrstva, případně jiné bloky. Kapitola 6 obecně popisuje problematiku jitteru u rychlých sériových rozhraní a dá se považovat za teoretický úvod k poslednímu bodu zadání. Praktická měření však nejsou uvedena. Poslední kapitola 7 je teoretickým úvodem k technologii FPGA. FPGA je klíčovým prvkem projektu a z práce je vidět, že autor věnoval značnou část práce tomu, aby se v použití této technologie zorientoval. Z hlediska uspořádání práce bych upřednostnil striktnější oddělení teoretické části popisující prerekvizity k řešení projektu a samotných dosažených výsledků, případně použitých postupů a úvah. Po uvážení předložené bakalářské práce i s ohledem na celkovou náročnost zadání uděluji hodnocení 48 bodů, tedy F - nevyhovující. Zároveň však komisi doporučuji aby pečlivě zhodnotila obsah obhajoby projektu. V případě, že autor podloží funkčnost jím vytvořeného kódu např. výsledky simulace, předloží blokové schéma s vysvětlením podílu jeho práce, případně ukáže jiné v práci nepublikované výsledky, doporučuji komisi zvýšit konečné hodnocení a udělit hodnocení E – dostatečně. Zvýšení známky rovněž doporučuji pokud autor vysvětlí svůj podíl na obvodovém řešení.
eVSKP id 94496