ŘEHÁČEK, T. Datový koncentrátor ve VHDL [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2013.
Student Tomáš Řeháček na zadaném úkolu pracoval svědomitě, věnoval úkolu přiměřené množství času, na konzultace přicházel vždy připraven. Konzultoval problematické pasáže vývoje v jazyce VHDL, technické aspekty konstrukce a další směřování projektu. S odevzdanou prací jsem spokojen, splnil má očekávání. Studentovy odborné znalosti problematiky jsou na úrovni úspěšného bakaláře. Poslední měsíc před odevzdáním si student musel poradit s mou nedostupností pro konzultace. I přes tento hendikep se mu podařilo dílo dokončit a fyzickou vrstvu ethernetového rozhraní po technických problémech oživit. Škoda jen, že student se rozhodl techniku posílání ethernetových rámců pojmout jednodušším způsobem bez sdružování více přijtých dat do jedonoho ethernetového rámce.
Předložená bakalářská práce se zabývá návrhem a praktickou realizací jednosměrného převodníku sériová linka Ethernet na bázi hradlového pole Xilinx Spartan 3A. V rámci řešení páce byl vytvořen firmwarový modul ve VHDL pro sériovou linku a modul Ethernetu. Praktická realizace probíhala na vývojovém kitu od společnosti Avnet doplněná modulem Ethernetového PHY. Práce je správně logicky rozdělena do kapitol. V úvodních kapitolách je popsán jazyk VHDL, hradlové pole Xilinx a standard RS232 a Ethernet z pohledu komunikačního protokolu. Další kapitoly jsou věnovány vlastní implementaci a návrhu firmwaru ve VHDL. Poslední kapitola se zbývá ověřením funkce vytvořeného řešení a diskuzí vzniklých chyb. Po odborné stránce lze práci vytknout několik nepřesností v úvodních kapitolách popisu jazyka VHDL a vlastní implementaci řešení. V řešení je nestandardně použita detekce náběžných hran a systém celkově neřeší metastabilní stavy a synchronizaci procesu v různých časových doménách (doména Ethernetu a doména sériového portu). Dále je v práci poměrně nestandardně implementován výpočet CRC, který neumožňuje vytvořit obecné zařízení komunikující rozhraním Ethernet. V práci nejsou vhodným způsobem uvedeny odkazy na použitou literaturu – viz. kapitoly o VHDL. Předložená práce splňuje všechny body zadání a lze ji doporučit k obhajobě.
eVSKP id 66257