MUSIL, M. FPGA IP jádro pro příjem dat z obrazových senzorů Sony IMX [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2022.
Student se v rámci své diplomvé práce měl seznámit s rozhraním SLVS-EC a následně provést návrh, simulaci a implementaci IP jádra pro příjem obrazových dat pomocí rozhraní pro architekturu Xilinx Zynq UltraScale+. Funkčnost měla být demonstrována na prototypovém HW. Student postupně prostudoval dokumentaci k rozhraní k SLVS-EC a systematicky provedl návrh a úspěšnou simulaci IP bloků potřebných pro příjem obrazových dat pomocí tohoto rozhraní a jejich následné ukládání do poměti s využitím DMA. Student mohl k práci přistupovat aktivněji, věnovat ji více času, neboť je z práce cítit, že byla tvořena v časové tísni. Nedodal včas požadované podklady pro návrh HW. Z tohoto důvodu nemohl být prototyp HW vyroben a jeho funkčnost ověřena. K dosažení plně funkčního stavu chybí, i vzhledem k jistým nesrovnalostem v implementaci, jiště relativně dost práce a i s funkčním HW by student nemohl stihnout vše do požadovaného termínu. I vzhledem k tomu, že práce nebyla zcela dokončena, student prokázal znalost v oboru a oceňuji především studentovu samostatnost. Vyzdvihl bych fakt, že samotná dokumentace SLVS-EC je neveřejná a proto byl student velmi limitovnán zdrojovými informacemi, které mohl v rámci své práce zveřejnit. Samotná psaná část práce je na průměrné úrovni, proto doporučuji práci k obhajobě a navrhuji hodnocení 70b, C. Posudek vypracoval Ing. Tomáš Matějka, konzultant diplomové práce.
Student se podle zadání seznámil s vysokorychlostním rozhraním SLVS-EC obrazových snímačů IMX. Na platformě Zynq UltraScale+ navrhl IP jádro pro příjem a zpracování obrazových dat ze snímačů, popsal jeho jednotlivé bloky. Pak měl provést simulaci. Ve třetí kapitole Simulace designu byl popsán postup testování a využití skriptovacího jazyka pro generování stimulů simulace. Více o provedené simulaci není zmíněno, chybí důkazy o provedené simulaci – průběhy, konzultace výsledků, zdrojové kódy (nebo aspoň ukázka testbenchu, pokud jsou zdrojové kódy duševním vlastnictvím firmy). Kvůli nedostupnosti hardwaru nebyla provedena implementace. Rozsah 37 stran technické části zprávy je výrazně podlimitní. Po kapitole týkající se návrhu následuje už jen kapitola Simulace designu, která zabírá dvě strany. Práce je logicky strukturovaná, graficky dobře rozložena. V textu je ale docela dost překlepů, některé věty nedávají smysl - jsou nesourodé (například je dvakrát „jelikož“ na začátku jednoduché věty). Práce s literaturou je na přijatelné úrovni. Autor by mohl přidat prameny týkající se toho hlavního - návrhu a simulace v jazyku VHDL, práci s embedded systémy, skriptovacím jazykem Python. Odborná úroveň práce je vysoká – bylo potřeba zpracovat oblast vysokorychlostních transceiverů v FPGA, práci s embedded systémy, návrh designu ve VHDL a skripty pro simulaci. Vzhledem k externímu zadání práce firmou může být využitelnost výsledků práce vysoká. Hodnocení práce ve velký míře sráží rozsah práce, částečně nesplněné zadání a prakticky chybějící část práce o testování navrženého designu.
eVSKP id 142429