Posudky závěrečné kvalifikační práce

Posudek vedoucího

Veselý, Libor

Pan Matúš Kavec se ve své diplomové práci věnoval implementaci algoritmu vektorového řízení, algoritmu MTPA a algoritmu odbuzovaní pro PMSM motory na platformě SoC Zynq. Zadání práce bylo po teoretické stránce velmi náročné. Vysoce oceňuji výbornou orientaci v dané problematice. Výborně pracoval s použitou literaturou. Navržené algoritmy jistě najdou uplatnění v projektu Student Formule Dragon e. Pan Matúš Kavec si optimálně rozvrhl svoji práci na celou dobu řešení dané problematiky, pracoval soustavně a svědomitě. Dle vlastního uvážení se zúčastňoval pravidelných konzultací, na které přicházel vždy výborně připravený. Vypracovaná diplomová práce je napsána v logickém sledu a splňuje požadavky zadání. Při jejím vypracování student, dle mého názoru, prokázal výborné inženýrské schopnosti. Práci doporučuji k obhajobě a navrhuji výborně A -90.

Navrhovaná známka: A

Body: 90

Posudek oponenta

Kozovský, Matúš

Študent Matúš Kavec vypracoval diplomovú prácu na tému riadenia PMSM pohonu formule študent. Zadanie práce by som hodnotil ako stredne náročné. Úlohou študenta bolo zoznámiť sa s algoritmom FOC a metódami MTPA v kombinácií s odbudzovaním (FW). Následne bolo potrebné vytvoriť IP core bloky obsahujúce tieto funkcie, a implementovať ich na SoC Zynq. Teoretický rozbor riadenia zahrňuje FOC, MTPA a FW algoritmy. Táto časť predstavuje prvé tri body zadania a je rozpracovaná na 37 stranách (13-49). Je tu taktiež popísaný samotný návrh implementácie v prostredí MATLAB/Simulink. Ďalšie dva body zadania, ktoré predstavujú využitie automatického generovania kódu pre vytvorenie IP core blokov spolu s implementáciou algoritmou na SoC Zynq, sú zhrnuté iba na piatich stranách (50-54). Na základe študentovho popisu by žiaľ nebolo možné postup zostavenie IP core blokov a ich implementáciu zopakovať. Posledná časť sa venuje porovnaniu výsledkov s teoretickým predpokladom 4 strany. Táto kapitola obsahuje výsledky zo simulácií, kde je ukázaná funkčnosť realizovaných transformácií z abc-súradníc do dq-súradníc a spätne na výstupné napätie s využitím SVM. Taktiež sú tu zhrnuté potrebné zdroje FPGA čipu pre implementáciu navrhnutých IP core blokov. Formálne a úpravou je práca na vysokej úrovni obsahuje vektorovú grafiku, taktiež sú citované relevantné a aktuálne zdroje. Žiaľ práca obsahuje aj veľké množstvo drobných preklepov. Zopár zle usporiadaných viet niekoľko technických nezrovnalostí. Na príklad na strane 47 je uvedené, že hodinový takt pre generovanie PWM je nastavený na 120 MHz a pre generovanie 20 kHz je potrebné nastaviť strop čítača na hodnotu 4100. Avšak tieto čísla sú nekonzistentné. Neskôr je uvedené že blok generovania PWM je na platforme SoC Zynq taktovaný frekvenciou 164 MHz čo by pri strope čítača 4100 vytvorilo 40 kHz. Taktiež je tu uvedená požiadavka na 12 bitové rozlíšenie PWM signálov čo hodnota čítača 4100 síce spĺňa, ale pri uvážení stredovo zarovnanej PWM je rozlíšenie polovičné (pretože musí byť symetrické na obe strany) a požiadavka by nebola splnená. Žiaľ podobných nezrovnalostí je možné nájsť viacero. Práci by taktiež prispelo keby navrhnuté štruktúry regulátorov boli simulačne overené aspoň s využitím modelu PMSM. Jedným zo študentových cieľov je dosiahnuť vysoké otáčky motoru ku čomu je potrebné implementovať odbudzovanie, avšak pre dosiahnutie takýchto otáčok môže byť navrhnutá štruktúra bez využitia metódy rozpojenia krížových väzieb (decoupling) nedostatočná. Celkovo navrhujem hodnotenie 70b – C

Navrhovaná známka: C

Body: 70

Otázky

Vysvetlite význam jednotlivých delay blokov v implementácií PI regulátoru na obrázku 2.15. Akú doby oneskorenia predstavujú tieto delay bloky v implementácií na FPGA?
V kapitole modulácie máte uvedené, že pri použití sínusovej modulácie je maximálne fázové výstupné napätie Udc*sqrt(3)/2, udávate, že pri použití SVM získavate o 15% viac. Na strane 43 udávate že saturácia na výstupe PI regulátorov je nastavená na Udc*sqrt(3). Tieto údaje si protirečia. Môžete prosím uviesť aký je vzťah medzi maximálnou veľkosťou vektoru napätia v dq-súradniciach s ohľadom na použitú metódu modulácie? Ako by sa obmedzenie zmenilo pri použití premodulovania prvého/druhého druhu ktoré popisujete v kapitole 1.2.3
V kapitole 2.7.1 uvádzate, že za pomoci SVM generujete fázové napätie 519 V pri 600 V na medzi-obvode. Predpokladám, že ide o efektívnu hodnotu keďže nie je uvedené inak, čo zodpovedá špičkovej hodnote 734 V, čo je viac než hodnota DC medzi-obvodu. Môžete uviesť, akým spôsobom je možné vygenerovať takéto fázové napätie? Vysvetlite vzťah medzi fázovým a združeným napätím.
V kapitole 2.8 na strane 46 udávate, že je potrebné merať prúdy v ustálenom stave kedy nedochádza ku spínaniu tranzistorov. Akým spôsobom je tento mechanizmus synchronizácie medzi generovaním PWM a meraním prúdov implementovaný na platforme SoC Zynq? Ako sú IP core bloky pripravené na túto funkcionalitu?
Podľa popisu využívate 20 MHz clock pre IP core FOCMath a 164 MHz clock pre IP core PWMgeneration. Akým spôsobom riešite prepojenie blokov s rozličným taktovaním aby ste zaručili konzistenciu dát? Môže nastať zmena vstupu DutyCycle počas behu čítača? Mohla by zmena vo vstupných dátach počas behu čítača spôsobiť nedodržanie času DeadTime?