ČEJKA, J. Zpracování signálu akustické emise [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2025.
Student řešil bakalářskou práci převážně pod vedením konzultanta, Ing. Tomáše Trčky, Ph.D. z Ústavu fyziky, který poskytl k práci komplexní posudek. Na tento posudek se v plném rozsahu odkazuji – jak po stránce odborné, tak i po stránce hodnocení přístupu studenta k řešení zadaného tématu. Jako vedoucí práce bych však rád upozornil na jednu zásadní technickou připomínku. V návrhu koncepčních schémat se vyskytují chyby ve způsobu použití asynchronního resetu, které nejsou nakresleny správně. Student by se této chyby měl v budoucnu vyvarovat.
Student Jaroslav Čejka vypracoval bakalářskou práci na téma Zpracování signálu akustické emise. Práce se zabývá návrhem a realizací systému pro zpracování signálu akustické emise založeném na obvodu FPGA. V úvodní části práce je čtenář seznámen s nezbytnou teorií vztahující se ke vzniku signálu akustické emise, způsobu vyhodnocení průběhu a využití této metody pro diagnostické účely. Následně student provedl laboratorní měření s existujícím přípravkem za účelem získání referenčních dat pro návrh, a nakonec i validaci navrženého systému. Návrh architektury zařízení pak začíná popisem koncepce dílčích funkčních bloků pro extrakci informací z měřeného průběhu, jako je amplituda signálu, doba přeběhu či počet překmitů. Takto definovanou koncepci následně převádí do realizace samotného měřicího systému, a to návrhu pomocné měřicí desky či zapojení do obvodu FPGA. V poslední části je provedena validace zvoleného přístupu na úrovni simulací RTL popisu a měření celého systému se signálovým generátorem. Zvolený postup je logický, avšak postrádám v některé důležité kroky. Data naměřená v první části práce nejsou detailněji analyzována. Předpokládal bych, že koncepce bude nejprve ověřena na vyšší úrovni abstrakce např. v jazyce Python, který je použit pro vizualizaci naměřených dat. Součástí měřicího řetězce je kaskáda filtrů, které budou ovlivňovat průběhy signálů ze snímače, avšak jejich vliv na signály ze snímače není analyzován. Speciálně v případě, kdy je signál ze snímače vyhodnocován v časové oblasti, může nevhodná volba filtrů způsobit nežádoucí zkreslení signálu. Při návrhu filtrů bych upozornil ještě na jednu systematickou chybu, která prochází celou prací. V úvodním měření byly součástí měřicí soustavy zesilovače, jejichž zisk však při analýze nebyl kompenzován a ani nebyl zohledněn při návrhu měřicí části. Předpokládám tedy, že signál přímo ze snímače není možné měřit, neboť jeho amplituda bude příliš malá. Návrh pro obvod FPGA je proveden na dvou úrovních, komponenty vytvořené studentem jsou popsány v jazyce VHDL a spojeny dohromady v grafickém prostředí. Zde student používá IP core Virtual Input/Output pro ovládání vstupů a čtení výstupů jednotlivých bloků. Toto nepovažuji za vhodnou volbu, neboť pro komunikaci je potřeba používat proprietární nástroje výrobce obvodu a vzhledem k tomu, že návrh je implementován do SoC Zynq, považoval bych za vhodnější volbu použít mikroprocesor a příslušné periferie pro komunikaci s PC. V rámci validace návrhu pak postrádám výsledky verifikace samotného RTL popisu, jaké byly očekávané hodnoty a jaké hodnoty byly získány simulací. Po formální stránce k práci mám jen minimum připomínek. Práce obsahuje minimum překlepů či chyb a je bohatě doplněna obrázky, které jsou v textu odkazovány. Vážnější připomínku mám ke koncepčním schématům, kde asynchronní reset je kreslen jako multiplexor zapojený za klopný obvod. Vzhledem k faktu, že v zadání práce je požadován pouze návrh pro obvod FPGA, připomínky k návrhu měřicích obvodů nezohledňuji v bodovém hodnocení. Práci navrhuji k obhajobě a hodnotím stupněm C/75 bodů.
eVSKP id 168774