KOŘÍNEK, M. Implementace logického analyzátoru do FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2012.
Cílem bakalářské práce bylo navrhnout a realizovat jednoduchý logický analyzátor v hradlovém poli. Pro vlastní implementaci byl využit vývojovýkit s FPGA SPARTAN 3E. Student musel nejprve nastudovat princip logických analyzátorů, poté navrhnul a realizoval vlastní měřící kartu. Student ke své práci přistupoval aktivně, odpovědně a s plným nasazením. Na vlastní realizaci projektu pracoval samostatně v odhadovaném rozsahu asi 800 hodin. Problematiku pravidelně konzultoval. Zkušenosti a výsledky získané při řešení projektu jsou použitelné v reálných aplikacích. Klasifikace: Bakalářskou práci hodnotím známkou A
Předložená bakalářská práce se zabývá návrhem a praktickou realizací logického analyzátoru do hradlového pole Xilinx typu FPGA. Především se jedná o návrh akvizičních obvodů, triggeru, ukládání dat do paměti a jejich následné zpracování a zobrazení. V rámci řešení páce byl vytvořen HW modul pro zobrazení naměřených dat a zadávaní parametrů přes touchscreen a dále vlastní vstup/výstupní obvody analyzátoru. Řešení je doplněno o nezbytné SW vybavení pro soft-core procesor Microblaze. Součástí práce je ověření navrženého řešení na platformě Spartan 3E. Práce je správně logicky rozdělena do kapitol. V úvodních kapitolách je popsáno hradlové pole, softcore Microblaze, režimy analyzátoru a vlastní koncepce řešení. Další kapitoly popisují návrh a využití jednotlivých periferii nezbytných pro funkci analyzátoru. Poslední kapitola se zbývá SW vybavením aplikace LA a návrhem funkcí pro vykreslování grafických primitiv. Po odborné stránce nelze práci prakticky nic vytknout, až na drobné nedostatky v textové části. Práce svým rozsahem a složitostí překračuje standardní znalosti studenta bakalářského studijního programu. Předložená práce splňuje všechny body zadání a lze ji doporučit k obhajobě.
eVSKP id 52013