KABÁTNÍK, V. Převodníkový modul s rychlou sériovou komunikační linkou [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2016.
Bakalářské práce na téma „Převodníkový modul s rychlou sériovou komunikační linkou“ se zabývala primárně protokolem JESD204B a návrhem IP Core tohoto protokolu pro FPGA řady Kintex společnosti Xilinx. V rámci páce bylo vytvořeno několik VHDL modulů, simulací a návrh připojení k FPGA. Práce patří k obtížným z důvodu studia obsáhlých materiálů, specifikací JEDS204x, architektur FPGA, rychlých komunikačních tranceiverů, přenosu a formátování dat. Dále bylo třeba proniknout do jazyka VHDL, ve kterém byly předložené moduly kódovány a detailů implementace v systému Xilinx Vivado. Pan Kabátník k práci přistupoval aktivně, odpovědně a s plným nasazením. Na vlastní realizaci projektu pracoval samostatně a řešenou problematiku pravidelně konzultoval. V poslední fázi se dostal do časové tísně, což se významně odráží nejen v textové částí práce ale i v prezentovaných výsledcích.
Bakalářská práce studenta Václava Kabátníka se zabývá realizací převodníkového modulu s rychlou sériovou komunikační linkou. Bakalářskou práci je možné jak po stránce časové, tak po stránce odborné zařadit mezi náročné práce. Student se musel seznámit se standardy pro rychlou sériovou komunikaci při uvažování komunikační rychlosti větší než 1 Gbit/s. Navržené řešení má disponovat definovanou latencí a konstantním fázovým posunem. Student se musel seznámit s dokumentací ke standardu JESD204, s jazykem VHDL pro popis HW, s hradlovými poli FPGA, s vývojovým prostředím Vivado, s potřebnými knihovnami pro použití rychlých sériových převodníků v FPGA a se simulátorem pro ověření navrženého řešení. Práce je rozdělena do deseti kapitol, přičemž vlastní práce studenta je uvedena v kapitolách 8 až 10. Kapitoly 1 až 7 popisují zvolený standard, měření jitteru, vlastnosti FPGA a nástroje pro popis hardware a jsou to přebrané kapitoly z různých zdrojů. Při sestavování přebraných kapitol se student dopustil řady pochybení, například v kapitole 3.1 při popisu JESD204 standardu jsou použity přebrané obrázky 3 a 4 a k nim jsou uvedeny popisy jednotlivých signálů, přičemž v seznamech klíčových signálů jsou uvedeny signály, které na obrázcích chybí (signály SYNC, SYSREF). Další přebrané obrázky, například obrázek 7 a 8 jsou špatně čitelné při zvolené velikosti. Při popisu jednotlivých komponent ve standardu jsou nejednotně označované v textu různými symboly stejné objekty, například se používá výraz znak s označením písmenem a jinde je pro stejný znak použito označení K28.X. To že se jedná o různou symboliku pro označení téhož, zjistí čtenář až v tabulce 2 na straně 27. Některé přeložené výrazy zcela ztrácejí logiku (strana 18 - budoucí důkaz specifikace pro převodníky s vysokým vzorkovacím kmitočtem) a podobně. V práci také chybí seznam používaných zkratek a jejich význam. Také v kapitole 8, kterou je možné považovat za vlastní práci studenta, jsou nevhodně označené jednotlivé podkapitoly. Kapitola 8.3.1 nazvaná CGS popisuje chování stavového automatu uvedeného na obrázku 17, kapitola 8.3.2 Synchronizace počátečního rámce popisuje chování stavového automatu uvedeného na obrázku 20. Přitom z popisu není zřejmé, zda je mezi oběma stavovými automaty nějaká souvislost. Kapitola 8.3.3 Znakové nahrazení popisuje proces nahrazování znaků bez odpovídajícího blokového schématu popisující uvedený modul. Při popisování jednotlivých modulů student neuvedl odkazy na odpovídající soubory ve VHDL ani na odpovídající soubory pro simulátor, které je možné nalézt na přiloženém CD. Z kapitoly 9 je patrné, že bylo provedeno ověření funkčnosti zvoleného řešení na simulátoru a byla zjištěna doba latence. Práce je sestavena v logickém sledu, obsahuje však řadu gramaticky nevhodných výrazů, které pravděpodobně vznikly nesprávným překladem z původních zdrojových textů v angličtině. I přes uvedené nedostatky práce svědčí o bakalářských schopnostech studenta a práci doporučuji k obhajobě.
eVSKP id 96112