PIROCHTA, P. Hardwarový simulátor únikového kanálu [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2010.
Zadání diplomové práce lze považovat za splněné a práci doporučuji k obhajobě. Student přistupoval k řešení celkem aktivně, seznámil se a naučil se pracovat s vývojovými prostředky firmy Xilinx. Ve vývojovém kitu s FPGA implementoval jednoduchý TDL model kanálu s konstantními koeficienty. Jedná se v podstatě o FIR filtr s komplexními koeficienty a vstupy. Uvedené technické řešení by dále bylo vhodné obohatit o komunikaci s PC pro download koeficientů, v předloženém projektu dále nebyl uvažován Doplerův posuv a časová selektivita kanálu.
| Kritérium | Známka | Body | Slovní hodnocení |
|---|---|---|---|
| Splnění zadání | C | 39/50 | |
| Aktivita během řešení a zpracování práce (práce s literaturou, využívání konzultací, atd.) | D | 13/20 | |
| Formální zpracování práce | D | 13/20 | |
| Využití literatury | C | 7/10 |
Student měl za úkol simulovat rádiový únikový kanál v prostředí MATLAB a implementovat ho do vývojové desky FPGA. Pro simulaci a implementaci použil model únikového kanálu TDL, který představoval filtr s konečnou impulsní odezvou s časově proměnnou komplexní impulsní charakteristikou. V simulacích porovnal vlastnosti Rayleighova a Riceova únikového kanálu, srovnání chybovosti různých typů kanálu a působení Doplerova posuvu. Pro implementaci zvolil únikový kanál typu "vehicular", který popsal v jazyku VHDL a ověřil simulací v programu Modelsim. Diplomová práce se vzhledem k zadání jeví jako úplná. Kromě práce v Matlabu student zvládnul i celý návrhový proces pro hradlová pole včetně simulace a implementace. Po obsahové stránce v práci chybí rozsáhlejší popis navržené číslicové konstrukce ve VHDL a naopak přebývá množství teoretických informací o navrhovaném procesu a katalogové informace o parametrech desky. Tyto informace zařazené mezi výsledky práce zhoršují přehlednost a logickou stavbu práce. Bylo by dobré uvést i přehledové logické schéma, které obsahuje všechny logické části implementované do obvodu FPGA, nejen samotný filtr. Formální stránka práce je na dobré úrovni až na několik překlepů. Na stránkách 13 a 29 se popisují signály, které se na příslušných obrázcích nenacházejí.
| Kritérium | Známka | Body | Slovní hodnocení |
|---|---|---|---|
| Splnění požadavků zadání | A | 20/20 | |
| Odborná úroveň práce | B | 41/50 | |
| Interpretace výsledků a jejich diskuse | C | 15/20 | |
| Formální zpracování práce | C | 7/10 |
eVSKP id 31160